JP3072720B2

JP3072720B2 - 情報処理装置

Info

Publication number: JP3072720B2
Application number: JP09202433A
Authority: JP
Inventors: 晋司渡部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-11
Filing date: 1997-07-11
Publication date: 2000-08-07
Anticipated expiration: 2017-07-11
Also published as: JPH1131022A; US6023771A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特にクロック発振器からのクロックパルスによって
動作する情報処理装置に関する。

【０００２】

【従来の技術】クロック発振器からのクロックパルスに
より動作する従来の情報処理装置において、クロック発
振器を１つ含む構成である場合、該クロック発振器の障
害により情報処理装置全体が動作不能となる。このた
め、クロック発振器を冗長化することによって、１つの
クロック発振器の障害により情報処理装置全体が動作で
きなくなることを防ぐようにした構成が従来より提案さ
れている。例えば特開昭５９−１１２３２２号公報に
は、複数の発振器を備え、それぞれの発振器のクロック
パルスを監視する監視回路により、発振器の障害を監視
し、複数の発振器の中から１個の正常な発振器の出力を
選択して出力するようにした装置が提案されている。

【０００３】図５は、上記公報に提案される装置の回路
構成を示す図である。図５を参照すると、５１１、５１
２は発振器、５１３、５１５、５１８、５２０は入力が
「０」から「１」へ変化すると出力も同時に「０」から
「１」へ変化し、入力が「１」から「０」へ変化すると
所定の引き延ばし時間ｔ_x後に出力が「１」から「０」
へ変化する引き延ばし回路、５１４、５１９、５２４は
ＮＯＴ（反転）回路、５１６、５１７、５２１、５２
２、５２３、５２５は論理積（ＡＮＤ）回路、５２６は
論理和（ＯＲ）回路である。

【０００４】次に図５に示した回路の動作について説明
する。図６（ａ）、及び図６（ｂ）は、図５に示す回路
の一部である発振器５１１、引き延ばし回路５１３、５
１５、ＮＯＴ回路５１４、論理積回路５１６の出力後信
号である。

【０００５】図６を参照して、（ｉ）、（ｎ）は発振器
５１１の出力、（ｊ）、（ｏ）はＮＯＴ回路５１４の出
力、（ｋ）、（ｐ）は引き延ばし回路５１３の出力、
（ｌ）、（ｑ）は引き延ばし回路５１５の出力、
（ｍ）、（ｒ）は論理積回路５１６の出力である。

【０００６】図６（ａ）は、時刻Ｔ_Aにおいて、発振器
５１１が発信停止となり、出力が連続「０」となった場
合のタイミング波形を示すものである。発振器５１１の
出力信号の周期をｔ、引き延ばし回路５１３、５１５の
引き延ばし時間をｔ_xとする。またｔ／２＜ｔ_xとする。

【０００７】図６（ａ）を参照すると、発振器５１１の
出力は（ｉ）に示すように、時刻Ｔ_Aまでは正常であ
り、時刻Ｔ_A以後連続「０」となる。ＮＯＴ回路５１４
の出力は発振器５１１の出力「１」、「０」を反転した
ものとなり、（ｊ）に示すようになる。発振器５１１が
正常の場合、引き延ばし回路５１３には「０」、「１」
が繰り返し入力される。しかしながら、引き延ばし回路
５１３の出力は前述のように入力が「０」から「１」へ
変化した時は瞬時に「０」から「１」へ変化するが、入
力が「１」から「０」へ変化した時は引き延ばし時間ｔ
_x後「１」から「０」へ変化する。従って、入力周期ｔ
の場合、「１」から「０」へ変化した後、「０」から
「１」へ変化するまでの時間ｔ／２となり、時間ｔ_xよ
りも短くなる。このため引き延ばし回路５１３の出力は
「１」を持続する。しかし、時刻Ｔ_Aにて発振器５１１
の発振が停止し、「０」となると、図６（ａ）の（ｋ）
に示すように、時刻Ｔ_Aより時間ｔ_x後に「１」から
「０」へ変化する。また引き延ばし回路５１５にはＮＯ
Ｔ回路５１４にて発振器５１１の出力の「１」、「０」
が反転されたものが入力される。したがって、引き延ば
し回路５１５の入力は、時刻Ｔ_Aにて「０」から「１」
に変化し、そのまま「１」を持続する波形となる。この
入力の場合、引き延ばし回路５１５の出力は引き延ばし
回路５１３の出力とは異なる、（１）に示す如く「１」
を持続する。したがって、引き延ばし回路５１３、５１
５の出力の論理積の結果である論理積回路５１６の出力
は（ｍ）に示すものとなる。

【０００８】図６（ｂ）を参照して、（ｎ）は発振器５
１１の出力が時刻Ｔaにて発振停止となり、連続「１」
となった場合を示すものである。ＮＯＴ回路５１４の出
力は、入力（ｎ）を反転したものとなり、（ｏ）に示す
ものとなる。したがって、引き延ばし回路５１３、５１
５は、（ａ）の場合（ｊ）、（ｉ）が入力されたことに
なり、その出力は前述の理由により（ｐ）、（ｑ）とな
る。この結果、論理積回路３１６の出力は、（ｒ）に示
すものとなる。

【０００９】以上説明したように、引き延ばし回路５１
３、５１５、ＮＯＴ回路５１４、及び論理積回路５１６
で構成する、図５の破線で囲む機能ブロックＡは、発振
器５１１の出力を監視し、正常なら「１」を、異常なら
「０」を出力する。

【００１０】また引き延ばし回路５１８、５２０、ＮＯ
Ｔ回路５１９及び論理積回路５２１で構成する図５に示
す機能ブロック図Ｂも機能ブロック図Ａと同一の構成で
あり、同様に発振器５１２の出力を監視し、正常ならば
「１」を、異常ならば「０」を出力する。

【００１１】以下では、機能ブロックＡ、Ｂを各々監視
回路Ａ、Ｂと呼ぶ。図７に、図５に示した回路の各部の
出力波形を示す。図７は、発振器５１１に、図６（ａ）
に示した異常が生じ、また発振器５１２が正常である場
合の各部の出力波形を示したものである。（イ）は発振
器５１１の出力、（ロ）は監視回路Ａの出力、（ハ）は
論理積回路５１７の出力、（ニ）は発振器５１２の出
力、（ホ）は監視回路Ｂの出力、（ヘ）はＮＯＴ回路５
２４の出力、（ト）、（チ）は各々論理積回路５２３、
５２５の出力、（リ）は論理和回路５２６の出力であ
る。

【００１２】時刻Ｔ_Aにおいて、図７に示すように、発
振器１１が連続「０」状態の発振停止となると、監視回
路Ａの出力は時刻Ｔ_Aより時間ｔ_x後に「１」から「０」
となり（ロ）に示すものとなる。論理積回路５１７の出
力は発振器５１１の出力（イ）と監視回路Ａの出力
（ロ）との論理積の結果で（ハ）に示すものとなる。こ
れは監視回路Ａの出力を用い発振器５１１の出力が正常
であるならば、それを通過させ、異常ならば遮断する役
割を持つ。

【００１３】一方、発振器５１２の監視回路Ｂの出力
は、発振器５１２の出力が正常であるため、（ホ）に示
すように「１」となる。ＮＯＴ回路５２４の出力は監視
回路Ａ、Ｂの出力の論理積結果を反転したものであり
（ヘ）に示すものとなる。論理積回路５２３は、前述の
論理積回路５１７と同じ役割をもち、その出力波形は
（ト）に示すものとなる。論理積回路５２５は、ＮＯＴ
回路５２４の出力により、以下の役割をもつ。即ち、両
発振器とも正常であれば監視回路Ａ、Ｂの出力は「１」
で、ＮＯＴ回路５２４の出力は「０」となる。また論理
積回路５２５の出力も「０」となり、発振器５１１の出
力が論理和回路５２６により出力される。また発振器５
１１の出力に異常があるとき、ＮＯＴ回路５２４の出力
は「１」となり、初めて発振器５１２の出力が生かされ
る。したがって、論理和回路５２６の出力は（チ）に示
すものとなるのである。

【００１４】図６（ｂ）に示すように、発振器が連続
「１」状態で発振した場合も同様であり、正常な発振器
の出力が選択されて出力される。

【００１５】また、図示していないが監視回路Ａ、Ｂの
出力を用いることにより、装置外部に発振器の異常を知
らせることが可能であり、発振器の異常が装置の誤動作
に至る前に対処でき、終始安定した装置の動作を期待で
きる。

【００１６】図８は、上記公報に提案される装置の別の
回路構成示すを図である。図８において、図５に示した
要素と同一の要素には、同一の参照符号が付されてい
る。図８において、８３１、８３３は周波数−電圧変換
回路であり、入力された波形の周波数に対応した電圧を
出力する。８３２、８２４はある幅をもった設定電圧内
に入力電圧があるか否かを判定し、入力電圧があれば
「１」、入力電圧がなければ「０」を出力するレベル検
出回路である。

【００１７】図８を参照すると、発振器５１１、５１２
の出力を周波数−電圧変換回路８３１、８３３及びレベ
ル検出回路８３２、８３４で監視するものである。即
ち、発振器５１１の出力周波数が正常ならば、周波数−
電圧変換回路８３１の出力電圧は、レベル検出回路８３
２の幅のある設定電圧内であり、レベル検出回路３２は
「１」を出力している。次に発振器の周波数が低下した
場合、周波数−電圧変換回路８３１の出力電圧も低下
し、この電圧がレベル検出回路８３２の設定値以下とな
り、レベル検出回路８３２は「０」を出力する。従っ
て、周波数−電圧変換回路８３１とレベル検出回路８３
２を先の従来例で示した監視回路として用いれば、発振
器の出力停止のみならず出力周波数の低下または増加を
感知でき、より一層の効果が期待できる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。

【００１９】第１の問題点は、発振器の監視を行う際
に、発振器の発振周波数の増加は監視不可能であった
り、また、仮に、監視できたとしても不確実なアナログ
的な監視であり、発振周波数の微妙なずれは監視するこ
とができない、ということである。発振周波数の低下に
関しても同様であり、発振周波数が１／２以下にならな
いと監視できないか、または不確実なアナログ的な監視
となってしまっていた。

【００２０】更に、発振器のエラー報告も上記の監視レ
ベルの範囲でしか報告できず、またどの程度の発振周波
数の増加または低下でエラーとするかの設定も不可能で
あった。

【００２１】このため、発振器が微妙にずれてしまった
場合、様々な問題を引き起こす可能性が危惧される。

【００２２】例えば発振器周波数が増加した場合、クロ
ック周波数が高くなることにより遅延問題を引き起こ
し、ハードウェアは故障していないにも関わらず、エラ
ーを検出して動作が停止したり、またデータ化けを引き
起こしたりする。

【００２３】逆に、発振周波数が低下した場合も同様に
様々な問題を引き起こし、例えば性能低下によるシステ
ムが過負荷となってダウンしたり、システムの動作中に
参照されるカレンダクロックが実際の時間よりも遅れ
て、特にネットワークを利用したアプリケーション上で
誤動作を引き起こすことなどがある。

【００２４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、発振器からのク
ロックパルスにて動作する情報処理装置の発振器の発振
周波数の増減による誤動作を防止し、より信頼性の高い
情報処理装置を提供することにある。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明の情報処理装置は、２ｎ＋１（ｎは自然数）
個のクロック発振器と、前記２ｎ＋１個のクロック発振
器のそれぞれに接続されてクロックを分配する２ｎ＋１
本のクロックバスと、前記２ｎ＋１本のクロックバスの
それぞれに接続され、前記クロック発振器から出力され
るクロックをそれぞれカウントする２ｎ＋１個のカウン
タと、前記２ｎ＋１個のカウンタの出力を比較し、前記
２ｎ＋１個のカウンタの中で中央の値を示すカウンタに
接続されている前記クロック発振器の出力を選択させる
指示を出力するクロック選択指示回路と、前記クロック
選択指示回路における前記２ｎ＋１個のカウンタの値を
比較するタイミングを指示すると共に、前記２ｎ＋１個
のカウンタをリセットするための指示を出力するタイミ
ング指示回路と、前記２ｎ＋１本のクロックバスのそれ
ぞれからクロックを入力する複数のモジュールと、前記
モジュール内で前記２ｎ＋１本のクロックバスから入力
したクロックを、前記クロック選択指示回路からの指示
によっていずれか１つを選択してモジュール内のロジッ
クに分配するクロック選択回路と、を有することを特徴
とする。

【００２６】［発明の概要］請求項１記載の発明におい
ては、２ｎ＋１（ｎは自然数）個のクロック発振器（図
１の１０１、１０２、１０３）と、その２ｎ＋１個のク
ロック発振器のそれぞれに接続されてクロックを分配す
る２ｎ＋１本のクロックバス（図１の１０４、１０５、
１０６）と、上記２ｎ＋１本のクロックバスのそれぞれ
に接続され、クロック発振器から出力されるクロックを
それぞれカウントする２ｎ＋１個のカウンタ（図１の１
０７、１０８、１０９）と、その２ｎ＋１個のカウンタ
の出力を比較し、２ｎ＋１個のカウンタの中で中央の値
を示すカウンタに接続されているクロック発振器の出力
を選択させる指示を出力するクロック選択指示回路（図
１の１１０）と、上記クロック選択指示回路における２
ｎ＋１個のカウンタの値を比較するタイミングを指示す
ると共に、２ｎ＋１個のカウンタをリセットするための
指示を出力するタイミング指示回路（図１の１１１）
と、２ｎ＋１本のクロックバスのそれぞれからクロック
を入力する複数のモジュール（図１の１１７、１１８）
と、上記モジュール内で２ｎ＋１本のクロックバスから
入力したクロックを、クロック選択指示回路からの指示
によっていずれか１つを選択してモジュール内のロジッ
クに分配するクロック選択回路（図１の１１３、１１
４）とを有する。

【００２７】また請求項２記載の発明においては、請求
項１のタイミング指示回路の指示するタイミングに従っ
て、請求項１の２ｎ＋１個のカウンタの１つ１つに対し
て自身以外のカウンタとの値の差分をとる、つまり１つ
のカウンタに対して２ｎ個のカウンタに対する差分をと
る差分回路（図４の４０１、４０２、４０３）と、上記
差分回路の値に対してエラーとなる値を設定して保持す
るためのエラー設定値保持手段（図４の４０４）と、差
分回路の出力する値と上記エラー設定値保持回路との値
を比較し、１つのカウンタに対して前記差分回路の出力
のｎ＋１個以上がエラー設定値保持手段の値より大きい
場合に、そのカウンタまたはそのカウンタに接続してい
る前記クロックバスと前記クロック発振器のいずれかに
障害が発生していることを検出するエラー検出回路（図
４の４１１）とを請求項１の情報処理装置に有する。

【００２８】請求項３記載の発明においては、２ｎ＋１
（ｎは自然数）個のクロック発振器（図２の１０１、１
０２、１０３）と、上記クロック発振器から出力される
クロックをそれぞれカウントする２ｎ＋１個のカウンタ
（図２の１０７、１０８、１０９）と、この２ｎ＋１個
のカウンタの出力を比較し、２ｎ＋１個のカウンタの中
で中央の値を示すカウンタに接続されている前記クロッ
ク発振器の出力を選択させる指示を出力するクロック選
択指示回路（図２の１１０）と、上記クロック選択指示
回路における２ｎ＋１個のカウンタの値を比較するタイ
ミングを指示すると共に、２ｎ＋１個のカウンタをリセ
ットするための指示を出力するタイミング指示回路（図
２の１１１）と、２ｎ＋１個のクロック発振器からのク
ロックを、クロック選択指示回路からの指示によってい
ずれか１つを選択して出力するクロック選択回路（図２
の２０１）とを有する。

【００２９】更に請求項４記載の発明において、請求項
３のタイミング指示回路の指示するタイミングに従っ
て、請求項３の２ｎ＋１個のカウンタの１つ１つに対し
て自身以外のカウンタとの値の差分をとる、つまり１つ
のカウンタに対して２ｎ個のカウンタに対する差分をと
る差分回路（図４の４０１、４０２、４０３）と、上記
差分回路の値に対してエラーとなる値を設定して保持す
るためのエラー設定値保持手段（図４の４０４）と、差
分回路の出力する値と上記エラー設定値保持回路との値
を比較し、１つのカウンタに対して前記差分回路の出力
のｎ＋１個以上がエラー設定値保持手段の値より大きい
場合に、そのカウンタまたはそのカウンタに接続してい
る前記クロックバスと前記クロック発振器のいずれかに
障害が発生していることを検出するエラー検出回路（図
４の４１１）とを請求項３の情報処理装置に有する。

【００３０】クロックパルスにて動作する情報処理装置
で重要な発振器を２ｎ＋１個備えて冗長化し、いずれか
の発振器の障害が発生した場合は、他の発振器により情
報処理装置を誤動作または停止させることなく動作し続
けることを可能にしている。

【００３１】２ｎ＋１個の発振器出力のいずれを情報処
理装置内のモジュールでクロックとして使用するかの選
択は、２ｎ＋１個の発振器出力のそれぞれのクロックを
カウンタでカウントし、あるタイミング毎にカウンタの
値を比較し、その中で中央の値を示す発振器出力をクロ
ックとして使用する多数決論理的な決定方法で選択され
る。そのため、障害の発生した発振器がｎ個以下の場合
は必ず正常な発振器出力を選択することが可能である。

【００３２】また、上記の２ｎ＋１個のカウンタの値を
自身以外の２ｎ個のカウンタと比較し、その差分が決め
られた値以上になるとエラーと見なし、自身のカウンタ
と他のカウンタの２ｎ個の比較に対するエラーがｎ＋１
個以上の場合は、そのカウンタに接続している発振器の
障害またはそのカウンタの障害と判断する。これによ
り、障害を起こしている発振器がｎ個以下の時はわずか
な発振周波数の乱れである障害であっても、障害を検出
すると同時に障害を起こした発振器を判別可能にする。
更に、エラーと見なす差分を自由に設定可能にすること
で、ユーザが必要とし、かつ、発振器の特性に合ったき
め細かな障害の検出が可能となる。

【００３３】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。

【００３４】［実施の形態１］図１は、本発明の第１の
実施の形態の構成を示す図であり、（２ｎ＋１）個のク
ロック発振器のｎ＝１、すなわち３個のクロック発振器
の構成を示す図である。すなわち図１を参照すると、ク
ロック発振器ａ１０１、クロック発振器ｂ１０２、及び
クロック発振器ｃ１０３は、冗長化のために３重化され
た発振器である。

【００３５】クロックバスａ１０４、クロックバスｂ１
０５、及びクロックバスｃ１０６は、それぞれクロック
発振器ａ１０１、クロック発振器ｂ１０２、及びクロッ
ク発振器ｃ１０３に接続され、クロックを情報処理装置
内に分配する。

【００３６】クロックバスａ１０４、クロックバスｂ１
０５、及びクロックバスｃ１０６に接続されるクロック
選択モジュール１１２は、カウンタａ１０７、カウンタ
ｂ１０８、カウンタｃ１０９、クロック選択指示回路１
１０、及びタイミング指示回路１１１より構成されるモ
ジュールである。

【００３７】カウンタａ１０７、カウンタｂ１０８、及
びカウンタｃ１０９はそれぞれクロックバスａ１０４、
クロックバスｂ１０５及び、クロックｃ１０に接続さ
れ、それぞれ接続されたクロックバスから分配されるク
ロック、すなわち、それぞれクロック発振器ａ１０１、
クロック発振器ｂ１０２、及びクロック発振器ｃ１０３
の出力するクロックをカウントする。

【００３８】クロック選択回路１１０は、カウンタａ１
０７、カウンタｂ１０８、及びカウンタｃ１０９の３つ
のカウンタの値を比較し、中央の値を示すカウンタに接
続しているクロック発振器の出力を、各モジュール内で
選択するように指示を出す。

【００３９】タイミング指示回路１１１は、クロック選
択指示回路１１０に対してクロック選択指示を行うタイ
ミングを与えると共に、カウンタａ１０７、カウンタｂ
１０８、及びカウンタｃ１０９をリセットする信号を出
力する。

【００４０】モジュール１１７は、クロック選択回路１
１３と内部ロジック１１５を備え、モジュール１１８
は、クロック選択回路１１４と内部ロジック１１６を備
えている。

【００４１】クロック選択回路１１３、１１４は、クロ
ックバスａ１０４、クロックバスｂ１０５、及びクロッ
クバスｃ１０６から入力したクロックを、クロック選択
モジュール１１２のクロック選択指示回路１１０からの
指示によって、いずれか１つを選択して出力する。

【００４２】内部ロジック１１５、１１６はそれぞれク
ロック選択回路１１３、１１４で選択されたクロックで
動作する。

【００４３】モジュール１１７、１１８はクロックバス
ａ１０４、クロックバスｂ１０５、及びクロックバスｃ
１０６に接続されるモジュールの１つである。モジュー
ル１１７、１１８ではクロック発振器ａ１０１、クロッ
ク発振器ｂ１０２、クロック発振器ｃ１０３のいずれか
１つに障害が発生したとしても、クロック選択指示回路
１１０からの指示によって障害の発生していないクロッ
ク発振器のクロックを選択して使用することにより、ク
ロック発振器の障害による誤動作、動作停止を回避する
ことができる。

【００４４】次に図１を参照して、本発明の第１の実施
の形態の動作を説明する。クロック発振器ａ１０１、ク
ロック発振器ｂ１０２、クロック発振器ｃ１０３は冗長
化のために３重化されたクロック発振器であり、障害の
起きていない場合はほぼ同じ周波数のクロックを出力し
ている。

【００４５】クロックバスａ１０４、クロックバスｂ１
０５、クロックバスｃ１０６はそれぞれクロック発振器
ａ１０１、クロック発振器ｂ１０２、クロック発振器ｃ
１０３に接続されてクロックを情報処理装置内の各モジ
ュールに分配する。

【００４６】カウンタａ１０７、カウンタｂ１０８、カ
ウンタｃ１０９はそれぞれクロックバスａ１０４、クロ
ックバスｂ１０５、クロックバスｃ１０６に接続され、
それぞれ接続されたクロックバスから分配されるクロッ
ク、つまり、それぞれクロック発振器ａ１０１、クロッ
ク発振器ｂ１０２、クロック発振器ｃ１０３の出力する
クロックをカウントする。カウンタはオーバーフローす
ると再度０からカウントされるため、オーバーフローす
る前にリセットしなければ適切なカウント値の比較がで
きない。従って、タイミング指示回路１１１から適切な
タイミングでのリセット指示が必要である。

【００４７】クロック選択回路１１０は、カウンタａ１
０７、カウンタｂ１０８、カウンタｃ１０９の３つのカ
ウンタの値を比較し、中央の値を示すカウンタに接続し
ているクロック発振器の出力を各モジュール内で選択す
るように指示を出す。この方式では正常なクロック発振
器の出力を選択するだけでなく、正常に動作しているク
ロック発振器でも複数個の中で中央の発振周波数のクロ
ック発振器を選択することになり、統計的により精度の
高いクロック周波数を得る効果もある。

【００４８】タイミング指示回路１１１は、クロック選
択指示回路１１０に対してクロック選択指示を行うタイ
ミングを与えると共に、カウンタ値の比較を正確に行う
ためにカウンタａ１０７、カウンタｂ１０８、カウンタ
ｃ１０９をリセットする信号を出力する。

【００４９】クロック選択モジュール１１２は、カウン
タａ１０７、カウンタｂ１０８、カウンタｃ１０９、ク
ロック選択指示回路１１０、タイミング指示回路１１１
より構成されるモジュールである。

【００５０】クロック選択回路１１３、１１４は、クロ
ックバスａ１０４、クロックバスｂ１０５、クロックバ
スｃ１０６から入力したクロックを、クロック選択指示
回路１１０からの指示によっていずれか１つを選択して
出力する。

【００５１】内部ロジック１１５、１１６は、それぞれ
クロック選択回路１１３、１１４で選択されたクロック
で動作する。

【００５２】モジュール１１７、１１８は、クロックバ
スａ１０４、クロックバスｂ１０５、クロックバスｃ１
０６に接続されるモジュールの１つである。モジュール
１１７、１１８ではクロック発振器ａ１０１、クロック
発振器ｂ１０２、クロック発振器ｃ１０３のいずれか１
つに障害が発生したとしても、クロック選択指示回路１
１０からの指示によって障害の発生していないクロック
発振器のクロックを選択して使用することで、誤動作を
起こすことも、動作停止に至ることもなく動作し続け
る。

【００５３】［実施の形態２］本発明の第２の実施の形
態について説明する。本発明の第２の実施の形態におい
ては、前記第１の実施の形態におけるクロック選択モジ
ュール１１２にエラー検出機能を付加したものである。
図２は、本発明の第２の実施の形態における、クロック
選択モジュールの構成を示した図である。図２におい
て、カウンタａ１０７、カウンタｂ１０８、及びカウン
タｃ１０９は、図１に示したものと同じものであり、そ
の説明を省略する。

【００５４】差分回路ａｂ４０１は、カウンタａ１０７
とカウンタｂ１０８との値の差の絶対値を計算して出力
する。差分回路ａｃ４０２は、カウンタａ１０７とカウ
ンタｃ１０９との値の差の絶対値を計算して出力する。
差分回路ｂｃ４０３はカウンタｂ１０８とカウンタｃ１
０９との値の差の絶対値を計算して出力する。

【００５５】エラー値設定レジスタ４０４は、それぞれ
のカウンタの値の差がどの値以上になった時にエラーと
判断するかの値（しきい値）を保持するレジスタであ
る。

【００５６】エラー検出回路４１１は、比較回路ａｂ４
０５、比較回路ａｃ４０６、比較回路ｂｃ４０７、ＡＮ
Ｄ回路ａ４０８、ＡＮＤ回路ｂ４０９、及びＡＮＤ回路
ｃ４１０を備えて構成され、クロック発振器またはクロ
ックバスまたはカウンタの障害を検出して報告する。

【００５７】より詳細には、比較回路ａｂ４０５は、差
分回路ａｂ４０１の出力とエラー値設定レジスタ４０４
との値を比較し、差分回路ａｂ４０１の値がエラー値設
定レジスタ４０４の値より大きい場合に「１」を出力す
る。同様に、比較回路ａｃ４０６は、差分回路ａｃ４０
２の値がエラー値設定レジスタ４０４の値より大きい場
合に「１」を出力し、比較回路ｂｃ４０７は、差分回路
ｂｃ４０３の値がエラー値設定レジスタ４０４の値より
大きい場合に「１」を出力する。

【００５８】ＡＮＤ回路ａ４０８は、比較回路ａｂ４０
５の出力と比較回路ａｃ４０６の出力の論理積（ＡＮ
Ｄ）を出力し、その出力は、カウンタａ１０７の値に異
常があることを示し、したがってクロック発振器ａ１０
１、クロックバスａ１０４、及びカウンタａ１０７の少
なくともいずれか一つに障害が発生したことを示す。

【００５９】ＡＮＤ回路ｂ４０９は、比較回路ａｂ４０
５と比較回路ｂｃ４０７の出力の論理積（ＡＮＤ）を出
力し、その出力は、カウンタｂ１０８の値に異常がある
ことを示し、したがってクロック発振器ｂ１０２、クロ
ックバスｂ１０５、及びカウンタｂ１０８の少なくとも
いずれか一つに障害が発生したことを示す。

【００６０】ＡＮＤ回路ｃ４１０は、比較回路ａｃ４０
６と比較回路ｂｃ４０７の出力の論理積（ＡＮＤ）を出
力し、その出力は、カウンタｃ１０９の値に異常がある
ことを示し、したがってクロック発振器ｃ１０３、クロ
ックバスｃ１０６、及びカウンタｃ１０９の少なくとも
いずれか一に障害が発生したことを示す。

【００６１】次に図２を参照して、本発明の第２の実施
の形態の動作を説明する。

【００６２】カウンタａ１０７とカウンタｂ１０８との
値の差の絶対値を計算して出力する差分回路ａｂ４０１
の出力は、結果的に、クロック発振器ａ１０１とクロッ
ク発振器ｂ１０２の発振周波数の差を示す。またカウン
タａ１０７とカウンタｃ１０９との値の差の絶対値を計
算して出力する差分回路ａｃ４０２の出力は、結果的
に、クロック発振器ａ１０１とクロック発振器ｃ１０３
の発振周波数の差を示す。

【００６３】そして、カウンタｂ１０８とカウンタｃ１
０９との値の差の絶対値を計算して出力する差分回路ｂ
ｃ４０３の出力は、結果的に、クロック発振器ｂ１０２
とクロック発振器ｃ１０３の発振周波数の差を示す。

【００６４】エラー値設定レジスタ４０４の値は自由に
設定可能であり、どんな発振周波数のクロック発振器に
対しても適切な値が設定可能である。

【００６５】比較回路ａｂ４０５は、差分回路ａｂ４０
１の出力とエラー値設定レジスタ４０４との値を比較
し、差分回路ａｂ４０１の値がエラー値設定レジスタ４
０４の値より大きい場合に「１」を出力し、エラーを検
出した場合に「１」が出力される。

【００６６】同様に、比較回路ａｃ４０６は、差分回路
ａｃ４０２の値がエラー値設定レジスタ４０４の値より
大きい場合に「１」を出力し、比較回路ｂｃ４０７は差
分回路ｂｃ４０３の値がエラー値設定レジスタ４０４の
値より大きい場合に「１」を出力する。

【００６７】ＡＮＤ回路ａ４０８は、比較回路ａｂ４０
５と比較回路ａｃ４０６の出力の論理積（ＡＮＤ）を出
力し、その出力はカウンタａ１０７の値に異常があるこ
とを示し、つまりはクロック発振器ａ１０１またはクロ
ックバスａ１０４またはカウンタａ１０７に障害が発生
したことを示す。ＡＮＤ回路ｂ４０９は、比較回路ａｂ
４０５と比較回路ｂｃ４０７の出力の論理積（ＡＮＤ）
を出力し、その出力はカウンタｂ１０８の値に異常があ
ることを示し、つまりはクロック発振器ｂ１０２または
クロックバスｂ１０５またはカウンタｂ１０８に障害が
発生したことを示す。ＡＮＤ回路ｃ４１０は、比較回路
ａｃ４０６と比較回路ｂｃ４０７の出力の論理積（ＡＮ
Ｄ）を出力し、その出力はカウンタｃ１０９の値に異常
があることを示し、つまりはクロック発振器ｃ１０３ま
たはクロックバスｃ１０６またはカウンタｃ１０９に障
害が発生したことを示す。

【００６８】このように、エラー検出回路４１１は、ク
ロック発振器またはクロックバスまたはカウンタの障害
を検出して報告する。ただし、２つ以上（ｎ＋１以上で
あり、本実施の形態では２つ以上となる）の障害が発生
した時には全てがエラーとなる場合もあり、その場合は
回避できない致命的な多重障害であることを示す。

【００６９】［実施の形態３］本発明の第３の実施の形
態について説明する。図３は、本発明の第３の実施の形
態の構成を示す図であり、（２ｎ＋１）個のクロック発
振器のｎ＝１、すなわち３個のクロック発振器の構成を
示す図である。本発明の第３の実施の形態において、基
本構成は、図１に示した前記第１の実施の形態と同じで
あり、図３において、図１の要素と同一の要素には同一
の参照符号が付されており、同一要素の説明は省略す
る。

【００７０】図３を参照して、本発明の第３の実施の形
態において、前記第１の実施の形態との相違点は、クロ
ックのモジュールへの分配の仕方であり、クロックバス
は、クロックバス２０２の１本であり、クロック選択回
路２０１によって選択されたクロックを分配し、各モジ
ュール内でクロックの選択は行わない。

【００７１】クロック選択回路２０１は、クロック発振
器ａ１０１、クロック発振器ｂ１０２、及びクロック発
振器ｃ１０３の出力するクロックを入力し、クロック選
択モジュール１１２のクロック選択指示回路１１０の指
示に従っていずれか１つの発振器のクロックを出力す
る。

【００７２】クロックバス２０２は、クロック選択回路
２０１の出力のクロックを各モジュールに分配するため
のバスである。

【００７３】モジュール２０５、２０６はそれぞれ内部
ロジック２０３、２０４を装備するモジュールであり、
内部ロジック２０３、２０４はクロックバス２０２から
のクロックを直接入力し、そのクロックで動作する。

【００７４】次に図３を参照して、本発明の第３の実施
の形態の動作について説明する。クロック選択回路２０
１は、クロック発振器ａ１０１、クロック発振器ｂ１０
２、クロック発振器ｃ１０３の出力するクロックを入力
し、クロック選択指示回路１１０の指示に従っていずれ
か１つの発振器のクロックを出力する。クロックバス２
０２は、クロック選択回路２０１の出力のクロックを各
モジュールに分配するためのバスである。内部ロジック
２０３、２０４はクロックバス２０２からのクロックを
直接入力し、そのクロックで動作する。

【００７５】本発明の第３の実施の形態においては、ク
ロックバスはクロックバス２０２の１本であり、クロッ
ク選択回路２０１によって選択されたクロックを分配
し、前記第１の実施の形態のように、各モジュール内で
クロックの選択は行わない。このため、もし、クロック
バス２０２の１カ所の障害の発生で各モジュールへのク
ロックに分配は不可となるが、全体のハードウェア量
は、図１に示した構成に比べて縮減且つ簡素化される。
この第３の実施の形態は、クロック発振器の信頼性の向
上に注目した構成である。

【００７６】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図４は、上記した実施の形態のクロック選
択モジュール１１２のうち、クロック選択指示回路１１
０の構成を示した図である。

【００７７】図１及び図４を参照して、本発明の一実施
例について以下に説明する。図１は、２ｎ＋１のクロッ
ク発振器の構成のうちｎ＝１の構成を示したものである
が、ｎの値を変更することで、５、７個といったクロッ
ク発振器の構成も可能である。ｎ個までの障害に耐える
ことができる構成であるということは、ｎの値が大きけ
れば同時に起こっても耐えることのできる障害の数も大
きくなる。

【００７８】クロック発振器ａ１０１、クロック発振器
ｂ１０２、及びクロック発振器ｃ１０３は冗長化のため
に３重化されたクロック発振器であり、障害の起きてい
ない場合はほぼ同じ周波数のクロックを出力している。

【００７９】クロックバスａ１０４、クロックバスｂ１
０５、及びクロックバスｃ１０６は、それぞれクロック
発振器ａ１０１、クロック発振器ｂ１０２、及びクロッ
ク発振器ｃ１０３に接続されてクロックを情報処理装置
内の各モジュールに分配する。

【００８０】カウンタａ１０７、カウンタｂ１０８、カ
ウンタｃ１０９は、それぞれクロックバスａ１０４、ク
ロックバスｂ１０５、クロックバスｃ１０６に接続さ
れ、それぞれクロック発振器ａ１０１、クロック発振器
ｂ１０２、クロック発振器ｃ１０３の出力するクロック
をカウントする。それぞれのカウンタの値は対応するク
ロック発振器の周波数に比例した値となる。

【００８１】各カウンタ１０７、１０８、１０９はオー
バーフローすると、再度０からカウントされるため、オ
ーバーフローする前に、リセットしなければ適切なカウ
ント値の比較ができない。このため、タイミング指示回
路１１１から適切なタイミングでのリセット指示が必要
である。リセットのタイミングは、カウンタを最大限有
効に活用することを考えると、カウンタａ１０７、カウ
ンタｂ１０８、カウンタｃ１０９のいずれかがオーバー
フローする直前を検出してリセットすることが好まし
い。

【００８２】クロック選択回路１１０は、カウンタａ１
０７、カウンタｂ１０８、カウンタｃ１０９の３つのカ
ウンタの値を比較し、中央の値を示すカウンタに接続し
ているクロック発振器の出力を各モジュール内で選択す
るように指示を出す。この方式は多数決論理（ここでは
３Ｗａｙ−Ｖｏｔｉｎｇ）に似た考え方である。

【００８３】例えば、正常なクロック周波数が１００Ｍ
ｈｚとして、クロック発振器ａ１０１が９７Ｍｈｚ、ク
ロック発振器ｂ１０２が９９Ｍｈｚ、クロック発振器ｃ
１０３が１０２Ｍｈｚの場合、クロック発振器ｂ１０２
の９９Ｍｈｚが選択される。従って、この方式では、正
常なクロック発振器の出力を選択するだけでなく、正常
に動作しているクロック発振器でも、複数個の中の中央
の発振周波数のクロック発振器を選択することになり、
統計的に、より精度の高いクロック周波数を得るという
効果もある。

【００８４】タイミング指示回路１１１は、クロック選
択指示回路１１０に対してクロック選択指示を行うタイ
ミングを与えると共に、カウント値の比較を正確に行う
ためにカウンタａ１０７、カウンタｂ１０８、カウンタ
ｃ１０９をリセットする信号を出力する。

【００８５】クロック選択指示のタイミングとカウンタ
へのリセットタイミングには、いくつかのタイミングが
考えられる。

【００８６】まず、クロック選択指示のタイミングとリ
セットのタイミングを同時とするものである。例えば、
前述の通り、カウンタａ１０７、カウンタｂ１０８、カ
ウンタｃ１０９のいずれかがオーバーフローする直前の
タイミングで、カウンタａ１０７、カウンタｂ１０８、
カウンタｃ１０９をリセットすると同時に、クロック選
択回路１１０へクロック選択指示を行うものである。

【００８７】次に、クロック選択指示のタイミングとカ
ウンタのリセットタイミングを別々にするものである。

【００８８】例えば、カウンタのリセットタイミング
は、上記と同様、カウンタａ１０７、カウンタｂ１０
８、カウンタｃ１０９のいずれかがオーバーフローする
直前のタイミングで、カウンタａ１０７、カウンタｂ１
０８、カウンタｃ１０９をリセットし、クロック選択指
示回路１１０へのクロック選択指示のタイミングは後述
するエラー検出回路でエラーが検出されたときのみ、す
なわち、いずれかのクロック発振器に障害が発生したと
考えられる場合にのみ、モジュール内で使用するクロッ
クを切り換えるために、クロック選択指示回路１１０へ
のクロック選択指示を行うものである。

【００８９】また、前述の２つを組み合わせて、クロッ
ク選択指示回路１１０へのクロック選択指示タイミング
を、いずれかのカウンタのオーバーフロー時とエラー検
出時の両方に行うことも可能である。

【００９０】図４を参照すると、クロック選択回路１１
０において、ａ−ｂ比較回路３０１は、カウンタａ１０
７とカウンタｂ１０８の比較を行い、カウンタａ１０７
の値＞カウンタｂ１０８の値であれば「１」を出力す
る。

【００９１】同様に、ｃ−ａ比較回路３０２は、カウン
タａ１０７とカウンタｃ１０９の比較を行い、カウンタ
ｃ１０９の値＞カウンタａ１０７の値であれば「１」を
出力する。

【００９２】ｂ−ｃ比較回路３０３は、カウンタｂ１０
８とカウンタｃ１０９の比較を行い、カウンタｂ１０８
の値＞カウンタｃ１０９の値であれば「１」を出力す
る。

【００９３】ＮＯＴ回路３０４、３０５、及び３０６
は、それぞれ、ａ−ｂ比較回路３０１、ｃ−ａ比較回路
３０２、及びｂ−ｃ比較回路３０３の出力を反転する。

【００９４】ここで、カウンタａ１０７の値をＡとし、
カウンタｂ１０８の値をＢとし、カウンタｃ１０９の値
をＣとする。

【００９５】ＡＮＤ回路３０７は、ａ−ｂ比較回路３０
１とｃ−ａ比較回路３０２の出力の論理積（ＡＮＤ）を
出力し、Ｃ＞Ａ＞Ｂである時「１」を出力する。

【００９６】ＡＮＤ回路３０８は、ＮＯＴ回路３０４と
ＮＯＴ回路３０５の出力の論理積を出力し、Ｂ＞Ａ＞Ｃ
である時「１」が出力する。

【００９７】ＡＮＤ回路３０９はａ−ｂ比較回路３０１
とｂ−ｃ比較回路３０３の出力の論理積を出力し、Ａ＞
Ｂ＞Ｃである時「１」が出力する。

【００９８】ＡＮＤ回路３１０は、ＮＯＴ回路３０４と
ＮＯＴ回路３０６の出力の論理積を出力し、Ｃ＞Ｂ＞Ａ
である時「１」が出力する。

【００９９】ＡＮＤ回路３１１は、ｃ−ａ比較回路３０
２とｂ−ｃ比較回路３０３の出力の論理積を出力し、Ｂ
＞Ｃ＞Ａである時「１」が出力する。

【０１００】ＡＮＤ回路３１２は、ＮＯＴ回路３０５と
ＮＯＴ回路３０６の出力の論理積を出力し、Ａ＞Ｃ＞Ｂ
である時「１」が出力する。

【０１０１】ＯＲ回路３１３は、ＡＮＤ回路３０７、３
０８の論理和（ＯＲ）を出力する。つまり、論理的には
Ｃ＞Ａ＞ＢとＢ＞Ａ＞Ｃの場合の論理和をとることにな
る。したがって、ＯＲ回路３１３の出力が「１」の場合
には、カウンタａ１０７の値が３つのカウンタの中で中
央の値であることを示し、クロックバスａ１０４のクロ
ックを選択させる指示を出力することになる。

【０１０２】ＯＲ回路３１４は、ＡＮＤ回路３０９、３
１０の論理和を出力する。つまり、論理的には、Ａ＞Ｂ
＞ＣとＣ＞Ｂ＞Ａの場合の論理和をとることになる。し
たがって、ＯＲ回路３１４の出力が「１」の場合には、
カウンタｂ１０８の値が３つのカウンタの中で中央の値
であることを示し、クロックバスｂ１０５のクロックを
選択させる指示を出力することになる。

【０１０３】ＯＲ回路３１５は、ＡＮＤ回路３１１、３
１２の論理和を出力する。つまり、論理的にはＢ＞Ｃ＞
ＡとＡ＞Ｃ＞Ｂの場合の論理和をとることになる。した
がって、ＯＲ回路３１５の出力が「１」の場合には、カ
ウンタｃ１０９の値が３つのカウンタの中で中央の値で
あることを示し、クロックバスｃ１０６のクロックを選
択させる指示を出力することになる。

【０１０４】ＡＮＤ回路３１６、３１７、３１８は、タ
イミング指示回路１１１から出力されるタイミング指示
信号と論理積（ＡＮＤ）をとることによって、タイミン
グ指示回路１１１の指示するタイミングでのみ、それぞ
れクロックバスａ１０４、クロックバスｂ１０５、クロ
ックバスｃ１０６の選択を指示するＯＲ回路３１３、３
１４、３１５の出力を有効にする。

【０１０５】更に、上述のクロック選択モジュール１１
２も３重化して、クロック選択回路１１３、１１４で３
つのクロック選択モジュールからのクロック選択指示を
多数決論理をとって使用することにより、更に信頼性を
高めた構成もとることが可能である。

【０１０６】再び図１を参照すると、クロック選択回路
１１３、１１４は、クロックバスａ１０４、クロックバ
スｂ１０５、クロックバスｃ１０６から入力したクロッ
クを、クロック選択指示回路１１０からの指示によって
正常なクロックバスからのクロックのいずれか１つを選
択して出力する。例えば、クロック選択回路１１３、１
１４がクロックバスａ１０４からのクロックを選択して
いた場合、クロック発振器ａに障害が発生して停止した
とすると、クロック選択指示回路１１０からのクロック
選択指示がクロックバスａ１０４以外を選択する指示を
出すことから、クロック選択回路１１３、１１４は正常
なクロックを内部ロジック１１５、１１６に供給し続け
ている。

【０１０７】クロックバスａ１０４、クロックバスｂ１
０５、クロックバスｃ１０６に接続される情報処理装置
内の複数のモジュールのうちのモジュールであるモジュ
ール１１７、１１８の内部ロジック１１５、１１６は、
それぞれクロック選択回路１１３、１１４で選択された
クロックで動作する。

【０１０８】以上のようにして、モジュール１１７、１
１８ではクロック発振器ａ１０１、クロック発振器ｂ１
０２、クロック発振器ｃ１０３のいずれか１つに障害が
発生したとしても、クロック選択指示回路１１０からの
指示によって障害の発生していないクロック発振器のク
ロックを選択して使用することで、誤動作を起こすこと
も、動作停止に至ることもなく動作し続ける。

【０１０９】また、上述の説明にもあった通りクロック
選択モジュールを冗長化し、かつ、クロック発振器など
も含めて情報処理装置が動作中に各モジュールを交換可
能なオンラインリペアを可能にすることにより、システ
ム停止することのない情報処理装置の構築も可能であ
る。

【０１１０】次に、本発明の第２の実施例について図２
を参照して説明する。

【０１１１】上記したように、差分回路ａｂ４０１は、
カウンタａ１０７とカウンタｂ１０８との値の差の絶対
値を計算して出力する。差分回路ａｂ４０１の出力は、
結果的には、クロック発振器ａ１０１とクロック発振器
ｂ１０２の発振周波数の差を示す。例えクロック発振器
ａ１０１とクロック発振器ｂ１０２が正常であったとし
ても、多少の差は生じる。以下の差分回路でも同様であ
る。差分回路ａｃ４０２は、カウンタａ１０７とカウン
タｃ１０９との値の差の絶対値を計算して出力する。差
分回路ａｃ４０２の出力は、結果的には、クロック発振
器ａ１０１とクロック発振器ｃ１０３の発振周波数の差
を示す。差分回路ｂｃ４０３は、カウンタｂ１０８とカ
ウンタｃ１０９との値の差の絶対値を計算して出力す
る。差分回路ｂｃ４０３の出力は、結果的には、クロッ
ク発振器ｂ１０２とクロック発振器ｃ１０３の発振周波
数の差を示す。

【０１１２】各カウンタの値の差がどの値以上になった
時にエラーと判断するかの値を保持するエラー値設定レ
ジスタ４０４の値は自由に設定可能であり、どんな発振
周波数のクロック発振器に対しても適切な値が設定可能
である。例えば、３つのカウンタのリセットタイミング
がカウンタのオーバーフロー直前だとすると、そのオー
バーフロー直前の値を設定した場合、いずれかのクロッ
ク発振器が障害を起こして停止した場合のみのエラー検
出が可能である。オーバーフロー直前のカウント値の１
割の値なら、−１０％〜＋１１．１％の発振周波数の範
囲に入らない場合にエラーを検出する。

【０１１３】比較回路ａｂ４０５は、差分回路ａｂ４０
１の出力とエラー値設定レジスタ４０４との値を比較
し、差分回路ａｂ４０１の値がエラー値設定レジスタ４
０４の値より大きい場合に「１」を出力する。つまりエ
ラーを検出した場合に「１」が出力される。同様に、比
較回路ａｃ４０６は差分回路ａｃ４０２の値がエラー値
設定レジスタ４０４の値より大きい場合に「１」を出力
し、比較回路ｂｃ４０７は差分回路ｂｃ４０３の値がエ
ラー値設定レジスタ４０４の値より大きい場合に「１」
を出力する。

【０１１４】ＡＮＤ回路ａ４０８は、比較回路ａｂ４０
５と比較回路ａｃ４０６の出力の論理積（ＡＮＤ）を出
力し、その出力はカウンタａ１０７の値に異常があるこ
とを示し、つまりはクロック発振器ａ１０１またはクロ
ックバスａ１０４またはカウンタａ１０７に障害が発生
したことを示す。カウンタａ１０７の値が異常だと判断
する論理は、カウンタｂ１０８と比較した結果も、カウ
ンタｃ１０９と比較した結果も異常であるということ
で、障害を１つだと仮定した場合、カウンタａ１０７の
値が異常であるという結論になるからである。障害が複
数起こっている時は、ＡＮＤ回路ａ４０８、ＡＮＤ回路
ｂ４０９、ＡＮＤ回路ｃ４１０の全てがエラーを示す場
合もあり、その場合は致命的なエラーであることを示
す。以下のＡＮＤ回路も同様である。

【０１１５】ＡＮＤ回路ｂ４０９は、比較回路ａｂ４０
５と比較回路ｂｃ４０７の出力の論理積（ＡＮＤ）を出
力し、その出力はカウンタｂ１０８の値に異常があるこ
とを示し、つまりはクロック発振器ｂ１０２またはクロ
ックバスｂ１０５またはカウンタｂ１０８に障害が発生
したことを示す。ＡＮＤ回路ｃ４１０は、比較回路ａｃ
４０６と比較回路ｂｃ４０７の出力の論理積（ＡＮＤ）
を出力し、その出力はカウンタｃ１０９の値に異常があ
ることを示し、つまりはクロック発振器ｃ１０３または
クロックバスｃ１０６またはカウンタｃ１０９に障害が
発生したことを示す。

【０１１６】比較回路ａｂ４０５、比較回路ａｃ４０
６、比較回路ｂｃ４０７、ＡＮＤ回路ａ４０８、ＡＮＤ
回路ｂ４０９、及びＡＮＤ回路ｃ４１０より構成される
エラー検出回路４１１は、クロック発振器またはクロッ
クバスまたはカウンタの障害を検出して報告する。これ
らは全て各モジュールにおけるクロック選択回路で正常
なクロックバスの入力を使用することにより、障害によ
る影響を回避できる。ただし、２つ以上（ｎ＋１以上で
あり、本実施例では２つ以上となる）の障害が発生した
時には、全てがエラーとなる場合がある。この場合は回
避できない多重障害であることを示す。

【０１１７】上記した方法と異なる方法で、クロック選
択指示回路１１０の結果を使用することもできる。クロ
ック選択指示回路１１０で示された結果により、中央の
値を示すカウンタが判明する。そのカウンタの値から他
の２つのカウンタの値を減算し、その値をエラー値設定
レジスタの値と比較することでエラーを判断するという
ものである。この方法の場合、エラー値設定レジスタの
中に、クロック周波数が高い側の上限でプラスの値と、
クロック周波数が低い側の下限の値でマイナスの値を別
々に設定し、中央の値のカウンタとの減算結果がエラー
設定値レジスタの上限よりも大きいか、または下限より
も小さい場合にエラーと判断することによって、更に細
かなエラー条件の設定も可能になる。

【０１１８】次に図３を参照して本発明の実施例につい
て説明する、クロック選択回路２０１はクロック発振器
ａ１０１、クロック発振器ｂ１０２、クロック発振器ｃ
１０３の出力するクロックを入力し、クロック選択指示
回路１１０の指示に従っていずれか１つの発振器のクロ
ックを出力する。クロック選択指示回路１０を含むクロ
ック選択モジュール１１２は、前記第１の実施例の説明
で参照した図３と同様であるため、その説明は省略す
る。

【０１１９】クロックバス２０２はクロック選択回路２
０１の出力のクロックを各モジュールに分配するための
バスである。モジュール２０５、２０６の内部ロジック
２０３、２０４はクロックバス２０２からのクロックを
直接入力し、そのクロックで動作する。

【０１２０】図３に示した構成の特徴として、クロック
発振器周辺のモジュールのみの改造で既存のシステムで
も簡単に適応できることも可能になる。

【０１２１】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【０１２２】本発明の第１の効果は、クロックパルスに
て動作する情報処理装置で重要な発振器を２ｎ＋１個備
えて冗長化し、いずれかの発振器の周波数が高くなった
り低くなったりする障害が発生した場合、わずかな周波
数のずれでも検出可能であり、また、障害の発生してい
ない他の発振器により情報処理装置を誤動作または停止
させることなく動作し続けることを可能にする、という
ことである。

【０１２３】その理由は以下の通りである。２ｎ＋１個
の発振器出力のいずれを情報処理装置内のモジュールで
クロックとして使用するかの選択は、２ｎ＋１個の発振
器出力のそれぞれのクロックをカウンタでカウントし、
あるタイミング毎にカウンタの値を比較し、その中で中
央の値を示す発振器出力をクロックとして使用する多数
決論理的な決定方法で選択される。このため、発振器の
周波数のずれは１クロックから検出可能であり、また、
障害の発生した発振器がｎ個以下の場合は必ず正常な発
振器出力を選択することが可能だからである。

【０１２４】本発明の第２の効果は、障害を起こしてい
る発振器がｎ個以下の時はわずかな発振周波数の乱れで
ある障害であっても、障害を検出すると同時に障害を起
こした発振器を判別可能とし、更に、ユーザが必要と
し、かつ、発振器の特性に合ったきめ細かな障害の検出
が可能にする、ということである。

【０１２５】その理由は、本発明においては、上記の２
ｎ＋１個のカウンタの値を自身以外の２ｎ個のカウンタ
の値と比較し、そのカウンタ間の差分値がある値以上に
なるとエラーとみなし、自身のカウンタと他のカウンタ
の２ｎ個の比較に対するエラーがｎ＋１個以上の場合
は、そのカウンタに接続している発振器の障害またはそ
のカウンタの障害と判断するからである。また、エラー
とみなす各カウンタ間の差分値を自由に設定することが
可能であるからである。

【０１２６】本発明の第３の効果は、副次的な効果とし
て、クロックの精度が高まる、ということである。

【０１２７】その理由は次の通りである。２ｎ＋１個の
発振器出力のいずれを情報処理装置内のモジュールでク
ロックとして使用するかの選択は、２ｎ＋１個の発振器
出力のそれぞれのクロックをカウンタでカウントし、あ
るタイミング毎にカウンタの値を比較し、その中で中央
の値を示す発振器出力をクロックとして使用する多数決
論理的な決定方法で選択される。正常な周波数で動作し
ているクロック発振器でも、クロック発振器により多少
の発振周波数のずれがある。この発振器の周波数のずれ
が正規分布であると仮定すると、１個の発振器の周波数
をサンプルとするより、複数個の発振器の周波数の平均
値の方がより精度の高い発振周波数を得られることは統
計的にわかる。本発明においては、２ｎ＋１個の発振器
の周波数の中央の発振周波数を選択するため、平均値を
求めることと同等にしてより精度の高い発振周波数を得
ることになるからである。

【図面の簡単な説明】

【図１】本発明のクロック冗長化方式の第一の実施例の
構成を示す図である。

【図２】本発明のクロック冗長化方式の第二の実施例の
構成を示す図である。

【図３】本発明のクロック冗長化方式の第三の実施例の
構成を示す図である。

【図４】本発明のクロック冗長化方式におけるブロック
選択モジュール、特にブロック選択指示回路の構成を示
す図である。

【図５】従来技術の構成の一例を示す図である。

【図６】図５に示した構成の動作を説明するためのタイ
ムチャートである。

【図７】図５に示した構成の動作を説明するためのタイ
ムチャートである。

【図８】従来技術の別の構成を示す図である。

【符号の説明】

１０１クロック発振器ａ１０２クロック発振器ｂ１０３クロック発振器ｃ１０４クロックバスａ１０５クロックバスｂ１０６クロックバスｃ１０７カウンタａ１０８カウンタｂ１０９カウンタｃ１１０クロック選択指示回路１１１タイミング指示回路１１２クロック選択モジュール１１３、１１４クロック選択回路１１５、１１６内部ロジック１１７、１１８モジュール２０１クロック選択回路２０２クロックバス２０３、２０４内部ロジック２０５、２０６モジュール３０１ａ−ｂ比較回路３０２ｃ−ａ比較回路３０３ｂ−ｃ比較回路３０４、３０５、３０６ＮＯＴ回路３０７、３０８、３０９、３１０、３１１、３１２Ａ
ＮＤ回路３１３、３１４、３１５ＯＲ回路３１６、３１７、３１８ＡＮＤ回路４０１差分回路ａｂ４０２差分回路ａｃ４０３差分回路ｂｃ４０４エラー値設定レジスタ４０５比較回路ａｂ４０６比較回路ａｃ４０７比較回路ｂｃ４０８ＡＮＤ回路ａ４０９ＡＮＤ回路ｂ４１０ＡＮＤ回路ｃ４１１エラー検出回路５１１、５１２発振器５１３、５１５、５１８、５２０引き延ばし回路５１４、５１９、５２４ＮＯＴ回路５１６、５１７、５２１、５２２、５２３、５２５論
理積回路５２６論理和回路８３１、８３３周波数−電圧変換回路８３２、８３３レベル検出回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/04 303 G06F 1/06 H03K 3/02 H03K 5/15 H03L 7/00 H04L 7/00

Claims

(57)【特許請求の範囲】

【請求項１】２ｎ＋１（ｎは自然数）個のクロック発振
器と、前記２ｎ＋１個のクロック発振器のそれぞれに接続され
てクロックを分配する２ｎ＋１本のクロックバスと、前記２ｎ＋１本のクロックバスのそれぞれに接続され、
前記クロック発振器から出力されるクロックをそれぞれ
カウントする２ｎ＋１個のカウンタと、前記２ｎ＋１個のカウンタの出力を比較し、前記２ｎ＋
１個のカウンタの中で中央の値を示すカウンタに接続さ
れている前記クロック発振器の出力を選択させる指示を
出力するクロック選択指示回路と、前記クロック選択指示回路における前記２ｎ＋１個のカ
ウンタの値を比較するタイミングを指示すると共に、前
記２ｎ＋１個のカウンタをリセットするための指示を出
力するタイミング指示回路と、前記２ｎ＋１本のクロックバスのそれぞれからクロック
を入力する複数のモジュールと、前記モジュール内で前記２ｎ＋１本のクロックバスから
入力したクロックを、前記クロック選択指示回路からの
指示によっていずれか１つを選択してモジュール内のロ
ジックに分配するクロック選択回路と、を含むことを特徴とする情報処理装置。
【請求項２】前記タイミング指示回路の指示するタイミ
ングに従って、前記２ｎ＋１個のカウンタの１つ１つに
対して自身以外のカウンタとの値の差分をとる、すなわ
ち１つのカウンタに対して２ｎ個のカウンタに対する差
分をとる差分回路と、前記差分回路の値に対してエラーとなる値を設定して保
持するためのエラー設定値保持手段と、前記差分回路の出力する値と前記エラー設定値保持回路
との値を比較し、１つのカウンタに対して前記差分回路
の出力のｎ＋１個以上がエラー設定値保持手段の値より
大きい場合に、前記カウンタまたは前記カウンタに接続
している前記クロックバスと前記クロック発振器のいず
れかに障害が発生していることを検出するエラー検出回
路と、を含むことを特徴とする請求項１記載の情報処理
装置。
【請求項３】２ｎ＋１（ｎは自然数）個のクロック発振
器と、前記クロック発振器から出力されるクロックをそれぞれ
カウントする２ｎ＋１個のカウンタと、上記２ｎ＋１個のカウンタの出力を比較し、２ｎ＋１個
のカウンタの中で中央の値を示すカウンタに接続されて
いる前記クロック発振器の出力を選択させる指示を出力
するクロック選択指示回路と、前記クロック選択指示回路における前記２ｎ＋１個のカ
ウンタの値を比較するタイミングを指示すると共に、前
記２ｎ＋１個のカウンタをリセットするための指示を出
力するタイミング指示回路と、前記２ｎ＋１個のクロック発振器からのクロックを、前
記クロック選択指示回路からの指示によっていずれか１
つを選択して出力するクロック選択回路と、を含むこと
を特徴とする情報処理装置。
【請求項４】前記タイミング指示回路の指示するタイミ
ングに従って、前記２ｎ＋１個のカウンタの１つ１つに
対して自身以外のカウンタとの値の差分をとる、すなわ
ち１つのカウンタに対して２ｎ個のカウンタに対する差
分をとる差分回路と、上記差分回路の値に対してエラーとなる値を設定して保
持するためのエラー設定値保持手段と、前記差分回路の出力する値と前記エラー設定値保持回路
との値を比較し、１つのカウンタに対して前記差分回路
の出力のｎ＋１個以上がエラー設定値保持手段の値より
大きい場合に、そのカウンタまたはそのカウンタに接続
している前記クロックバスと前記クロック発振器のいず
れかに障害が発生していることを検出するエラー検出回
路と、を含むことを特徴とする請求項３記載の情報処理
装置。