KR19990060348A - 자체클럭을 이용한 클럭 감시회로 - Google Patents

Abstract

본 발명은 클럭 감시회로에 관한 것으로, 특히 디지털 시스템에서 클럭의 이상유무를 자체 오실레이터를 이용하여 정밀하게 관측, 판별할 수 있는 회로에 관한 것이다. 종래 디지털 시스템의 클럭 감시회로의 문제점은 저항과 커패시터의 시정수(RC 시정수)의 정확도가 부품의 오차로 인해 부정확하고, 제작 로트에 따라 틀리며, 특히 아주 작은 시간이나 긴 시간의 경우 74XX123이 동작할 수 있는 RC 시정수의 범위를 벗어나기 때문에 구현이 불가능하였다. 이에 본 발명은 상기 74XX123을 이용하는 디지털 회로에서 RC 시정수의 오차범위 및 동작범위를 해결하고 클럭의 감시범위를 용이하게 가변할 수 있는 클럭 감시회로를 구현함에 있다. 이를 해결하기 위하여 본 발명은 자체의 감시클럭을 이용한 클럭 감시회로에 있어서, 감시클럭 주기 판단부와 감시클럭 이상유무 판단부의 입력신호로 사용하는 기준 주파수를 발생시키는 기준 주파수 발생수단과, 입력되는 감시클럭의 주기를 감시하여 상기 감시클럭의 주기 판단 결과값을 감시클럭 이상유무 판단부로 출력하는 감시클럭 주기 판단부와, 상기 감시클럭 주기 판단부로부터 입력되는 상기 감시클럭의 주기판단 결과값에 대해 미리 설정시켜 둔 감시시간 설정값과 비교하여 이상유무를 판단하며, 상기 감시클럭의 주기판단 결과값이 미리 설정시켜 둔 감시시간 설정값 이상이 되면 감시클럭 이상발생에 따른 알람을 발생시키는 감시클럭 이상유무 판단부로 구성됨을 특징으로 한다.

Description

자체클럭을 이용한 클럭 감시회로

본 발명은 클럭 감시 회로에 관한 것으로, 특히 디지털 시스템에서 클럭(CLOCK, 이하 클럭이라 칭함.)의 이상유무를 자체 오실레이터를 이용하여 정밀하게 관측, 판별할 수 있는 회로에 관한 것이다.

디지털 회로에서는 회로동작의 기준이 되는 클럭을 사용하고 있고, 이 클럭의 이상유무에 따라 전체 디지털 시스템의 기능의 정상 또는 비정상적인 동작을 결정하게 된다. 따라서 클럭의 비정상적인 상태에서 디지털 시스템이 동작하고 있을 경우에는 그 동작의 신뢰성은 보장할 수 없으며, 오히려 동작을 정지시키는 것이 오동작에 따른 시스템의 과부하등을 줄일 수 있어 유리할 것이다.

종래 디지털 시스템에서 디지털회로의 클럭감시는 클럭신호 자체의 유무와 시스템에 영향을 줄 수 있는 시간에 관계가 되는데 보통은 74XX123과 같은 Logic(로직) IC를 이용하여 설계된 시간이상 클럭이 없으면 해당 블록의 격리 또는 알람(Alarm)등의 적절한 조치를 취하게 된다.

종래 디지털 시스템의 클럭 감시회로의 일예를 도 1에 도시하였다. 상기 도 1을 참조하여 종래의 클럭 감시회로를 설명한다.

74XX123은 2개의 Mono Stable을 가진 Logic IC이고, 도 1에 도시된 클럭감시회로는 하나의 Mono Stable을 이용한 회로이다. 도 1에서 2번 단자와 3번 CLK 단자에 HIGH값을 입력하면 1번 입력의 LOW EDGE에 의해 출력으로 14, 15번 단자에 입력되는 RC 값에 해당하는 길이의 펄스를 출력하게 된다. 종래 클럭 감시회로에서는 이 동작을 이용하여 1번 입력에 감시클럭을 입력하여 하나의 클럭이 입력될 때마다 RC 길이의 펄스를 출력하도록 하여 감시하는데, 상기 RC의 길이가 감시클럭의 주기보다 길게 하여 Mono Stable의 출력이 항상 HIGH상태를 유지하도록 하고, 만약 비정상일 경우에는 HIGH상태가 유지되지 않으므로 감시클럭의 이상을 알 수 있다.

그러나 종래 클럭 감시회로는 저항과 커패시터의 시정수(RC 시정수)의 정확도가 부품의 오차로 인해 부정확하고, 제작 로트에 따라 틀리며, 특히 아주 작은 시간이나 긴 시간의 경우 74XX123이 동작할 수 있는 RC 시정수의 범위를 벗어나기 때문에 구현이 불가능한 문제점이 있었다.

따라서 본 발명의 목적은 74XX123을 이용하는 디지털 회로에서 RC 시정수의 오차범위 및 동작범위를 해결하고 클럭의 감시범위를 용이하게 가변할 수 있는 클럭 감시회로를 구현함에 있다.

상기 목적을 달성하기 위해 본 발명은 자체의 감시클럭을 이용한 클럭 감시회로에 있어서, 감시클럭 주기 판단부와 감시클럭 이상유무 판단부의 입력신호로 사용하는 기준 주파수를 발생시키는 기준 주파수 발생수단과, 입력되는 감시클럭의 주기를 감시하여 상기 감시클럭의 주기 판단 결과값을 감시클럭 이상유무 판단부로 출력하는 감시클럭 주기 판단부와, 상기 감시클럭 주기 판단부로부터 입력되는 상기 감시클럭의 주기판단 결과값에 대해 미리 설정시켜 둔 감시시간 설정값과 비교하여 이상유무를 판단하며, 상기 감시클럭의 주기판단 결과값이 미리 설정시켜 둔 감시시간 설정값 이상이 되면 감시클럭 이상발생에 따른 알람을 발생시키는 감시클럭 이상유무 판단부로 구성됨을 특징으로 한다.

도 1은 종래 디지털 시스템의 클럭 감시회로

도 2는 본 발명에 따른 디지털 시스템의 자체클럭을 이용한 클럭 감시회로

도 3은 본 발명의 실시예에 따른 각 회로부의 타이밍도

도 4는 본 발명의 실시예에 따른 감시클럭 이상발생시의 각 회로부의 타이밍도

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2를 참조하여 본 발명에 따른 자체 클럭을 이용한 클럭 감시회로를 상세히 설명한다.

본 발명에 따른 클럭 감시회로는 크게 기준 주파수 발생수단 100, 감시클럭 주기 판단부 200, 감시클럭 이상유무 판단부 300의 세 부분으로 구성된다.

상기 기준 주파수 발생수단 100은 발진회로(OSC)와 상기 발진회로(OSC)의 출력을 다단계로 분주하는 분주회로로 구성되며, 상기 감시클럭 주기 판단부 200과 감시클럭 이상유무 판단부 300의 입력신호로 사용하는 기준 주파수를 발생시킨다.

상기 감시클럭 주기 판단부 200은 상기 감시클럭 주기의 하이신호를 감시하는 카운터(U2)와, 상기 감시클럭 주기의 로우신호를 감시하는 카운터(U3)와, 상기 두 카운터의 감시클럭 주기 판단 출력값을 OR하여 상기 감시클럭 이상유무 판단부로 출력하는 OR게이트로 구성되고, 입력되는 감시클럭의 주기를 감시하여 상기 감시클럭의 주기 판단 결과값을 감시클럭 이상유무 판단부 300으로 출력하는 기능을 수행한다.

상기 감시클럭 이상유무 판단부 300은 상기 감시클럭의 감시시간을 설정하는 카운터(U1)와, 상기 카운터(U1)의 출력값을 받아 이상유무를 판단하며 상기 카운터(U1)의 출력값이 감시클럭 이상신호일 경우 알람을 발생시키는 D 플립플롭으로 구성되며, 상기 감시클럭 주기 판단부 200으로부터 입력되는 상기 감시클럭의 주기판단 결과값에 대해 미리 설정시켜 둔 감시시간 설정값과 비교하여 이상유무를 판단하고 상기 감시클럭의 주기판단 결과값이 미리 설정시켜 둔 감시시간 설정값 이상이 되면 감시클럭 이상발생에 따른 알람을 발생시킨다.

도면을 통해 상세히 설명한다. 도 2에서 OSC는 Crystal을 이용한 발진회로이고, 분주회로는 상기 OSC의 출력을 다단계로 분주(demultiply)하는 회로이다. U1, U2, U3은 카운터 회로이며, U4는 OR게이트, U5는 D 플립플롭(F/F)이다. 상기 U2, U3의 출력 Q는 예를 들어 카운트가 q1,q2,q3,q4,q5,q6,q7,q8,q9일 경우 q4 카운트 이상의 값인 q4,q5,q6,q7,q8,q9가 OR된 출력을 의미한다.

상기 분주회로는 발진회로 OSC에서 입력되는 신호를 분주하여 필요한 주파수를 만들어낸다. 첫 번째 카운터인 U1은 감시클럭의 이상시간을 설정할 수 있는 카운터인데 상기 U1 카운터의 카운터값을 조정하여 상기 감시클럭의 이상이 발생된 시점부터 카운터값 곱하기 분주회로로부터 U1의 CLK에 입력되는 신호의 시간 뒤에 카운터의 출력이 HIGH가 되어 U5의 D 플립플롭이 CLK가 되어 상기 D 플립플롭의 D 입력, HIGH가 출력 Q에 나타나 Alarm을 발생시킨다.

U2는 감시클럭보다 높은 주파수를 CLK입력으로 받아야 하고 상기 감시클럭이 HIGH인 동안 상기 분주회로로부터 입력되는 CLK를 카운트하여 설정된 카운터값에 도달하면 출력이 HIGH로 된다. 이 상태에서 감시클럭이 LOW가 되면 출력은 CLR단자가 LOW가 입력되므로 출력이 LOW로 반전된다.

U3의 동작은 EN단자가 감시클럭 반전이 입력되므로 감시클럭이 LOW인 경우 카운트하여 동작하고, 동작과정은 U2와 동일하다.

U2의 출력 Q와 U3의 출력 Q를 OR하여 그 출력을 상기에서 설명된 U1의 CLR단자에 입력하여 정상상태에서는 U1의 카운터값에 도달하기 전에 U1 카운터를 Clear하여 다시 시작한다. 따라서 U1 카운터는 감시클럭이 정상상태에서는 설정된 카운터값에 도달하지 못하고 OR게이트의 출력에 의해 매 반(half)주기마다 다시 시작한다. 또 D 플립플롭의 CLR단자에 입력되는 OR게이트의 LOW 신호에 의해 출력 Q가 LOW 상태를 계속하여 유지할 수 있다. 도 3은 본 발명의 실시예에 따른 각 회로부의 타이밍도이다.

본 발명은 감시클럭의 상태에 따른 이상체크 방법을 다음의 두 가지 경우로 구분하여 동작할 수 있다. 이를 살펴보면,

첫째. 상기 감시클럭이 HIGH 상태로 유지되는 경우:

U2의 카운터값이 설정된 값 이상일 경우 출력 Q는 HIGH로 반전된다. 그러나 감시클럭이 계속 HIGH 상태이기 때문에 카운트를 계속하여 출력 Q는 계속 HIGH 상태를 유지한다. OR게이트 출력도 따라서 HIGH를 유지하게 되고, U1은 Clear되지 않고 카운트를 계속하게 된다. U1이 설정된 카운트값에 도달하면 출력이 LOW에서 HIGH로 천이하게 되고 따라서 D 플립플롭의 출력도 LOW가 되어 감시클럭의 이상을 알려준다.

둘째. 감시클럭이 LOW 상태로 유지되는 경우:

U3의 카운터값이 설정된 값 이상이 되면 출력 Q가 HIGH가 되고 감시클럭이 계속 LOW 상태를 유지하기 때문에 상기 설명한 바와 같이 동작하여 감시클럭의 이상을 알려준다.

도 4는 본 발명의 실시예에 따른 감시클럭 이상발생시의 각 회로부의 타이밍도이다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 클럭 감시회로의 감시시간 및 오차가 개선되고, 카운터회로의 단을 증가 또는 감소하여 설계 가능하므로 설정시간에 제한되지 않는 효과가 있다.

Claims (5)

1. 자체의 감시클럭을 이용한 클럭 감시회로에 있어서,

   감시클럭 주기 판단부와 감시클럭 이상유무 판단부의 입력신호로 사용하는 기준 주파수를 발생시키는 기준 주파수 발생수단과,

   입력되는 감시클럭의 주기를 감시하여 상기 감시클럭의 주기 판단 결과값을 감시클럭 이상유무 판단부로 출력하는 감시클럭 주기 판단부와,

   상기 감시클럭 주기 판단부로부터 입력되는 상기 감시클럭의 주기판단 결과값에 대해 미리 설정시켜 둔 감시시간 설정값과 비교하여 이상유무를 판단하며, 상기 감시클럭의 주기판단 결과값이 미리 설정시켜 둔 감시시간 설정값 이상이 되면 감시클럭 이상발생에 따른 알람을 발생시키는 감시클럭 이상유무 판단부로 구성된 회로.
2. 제 1항에 있어서, 상기 기준 주파수 발생수단은,

   발진회로와 상기 발진회로의 출력을 다단계로 분주하는 분주회로로 구성됨을 특징으로 하는 클럭 감시회로.
3. 제 1항에 있어서, 상기 감시클럭 주기 판단부는,

   상기 감시클럭 주기의 하이신호를 감시하는 카운터(U2)와,

   상기 감시클럭 주기의 로우신호를 감시하는 카운터(U3)와,

   상기 두 카운터의 감시클럭 주기 판단 출력값을 OR하여 상기 감시클럭 이상유무 판단부로 출력하는 OR게이트로 구성됨을 특징으로 하는 클럭 감시회로.
4. 제 1항에 있어서, 상기 감시클럭 이상유무 판단부는,

   상기 감시클럭의 감시시간을 설정하는 카운터(U1)와,

   상기 카운터(U1)의 출력값을 받아 이상유무를 판단하며, 상기 카운터(U1)의 출력값이 감시클럭 이상신호일 경우 알람을 발생시키는 D 플립플롭으로 구성됨을 특징으로 하는 클럭 감시회로.
5. 제 3항 또는 제 4항에 있어서,

   상기 감시클럭 주기 판단부는 상기 감시클럭 이상유무 판단부의 카운터(U1)의 카운팅을 제어함을 특징으로 하는 클럭 감시회로.