KR100237543B1 - 통신 시스템의 시스템 클럭 감시장치 - Google Patents

Abstract

본 발명은 디지털 로직만을 이용하여 클럭을 감시하고 그 상태를 시각적으로 표시해주어 시스템 클럭 감시장치의 신뢰도를 높이고, 주문형 반도체 인쇄회로판의 집적도를 향상시키도록 한 통신 시스템의 시스템 클럭 감시장치에 관한 것으로서, 이러한 본 발명은, 시스템 클럭을 소정 레벨로 분주시키는 클럭 분주부, 클럭 분주부에서 분주된 클럭의 하강 에지를 검출하는 에지 검출부, 에지 검출부에서 얻어지는 펄스에 따라 상기 클럭 분주부와 상기 에지 검출부를 리셋시켜주는 상태 감시부, 에지 검출부에서 출력된 에지의 상태 변화에 따라 시스템 클럭을 카운트하고 그 카운트값에 따라 시스템 클럭의 상태 감시값을 출력하는 클럭 감시부, 클럭 감시부에서 출력되는 상태 감시값에 따라 시스템 클럭의 상태 표시신호를 출력하는 상태 표시부로 시스템 클럭 감시장치를 구현함으로써, 시스템 클럭 감시의 신뢰성 향상을 도모하고, 주문형 반도체 인쇄회로판의 집적도 향상을 도모한다.

Description

통신 시스템의 시스템 클럭 감시장치

본 발명은 디지털 로직만을 이용하여 클럭을 감시하고 그 상태를 시각적으로 표시해주어 시스템 클럭 감시장치의 신뢰도를 높이고, 주문형 반도체 인쇄회로판의 집적도를 향상시키도록 한 통신 시스템의 클럭 감시장치에 관한 것이다.

종래의 통신 시스템에서 시스템 클럭 감시는, 제1도와 같은 아날로그 소자인 단안정 멀티바이브레이터(Monostable Multivibrator)(1)의 저항(R) 및 커패시터(C)를 이용하여 시스템 클럭을 감시하였다.

이를 좀 더 상세히 설명하면, 제2도의 A와 같은 정상적인 클럭이 단안정 멀티바이브레이터(1)에 입력되면, 상기 단안정 멀티바이브레이터(1)는 제2도의 B와 같이 계속 하이(high) 상태를 유지하지만, 상기 단안정 멀티바이브레이터(1)에 입력되는 클럭이 제3도의 A와 같이 끊겼을 경우에는 상기 단안정 멀티바이브레이터(1)의 출력 은 상기 저항(R) 및 커패시터(C)의 시정수 만큼 하이상태를 유지한 후 로우(LOW)신호로 천이하여 시스템 클럭이 비정상임을 알리게 된다.

여기서 기준 펄스폭의 크기(Tw)는 다음과 같이 나타내어진다.

Tw = K * C * R

위 식에서 k는 비례상수이고, C는 커패시터(Capacitor)이며, R은 저항(Resistance)이다.

그러나 상기와 같은 종래의 시스템 클럭 감시장치는 클럭 감시용 기준 펄스폭(Tw)을 제공하기 위하여 아날로그 소자인 저항과 커패시터를 이용하기 때문에 클럭 감시장치의 신뢰성을 저하시켰다.

다시말해, 저항과 커패시터는 온도나 습도에 영향을 받아 값이 변하는데, 이는 저항과 커패시터의 곱으로 표현되는 시상수에 영향을 주어 시스템 클럭 감시장치의 신뢰성을 저하시키게 되는 것이다.

다른 문제는 전자장치 설계에 이용되는 전자적으로 프로그램 가능한 논리장치(Electrically Programmable Logic Devices : 이하, “EPLD”라 약칭한다)나 적용 가능한 특수집적회로(Applicable Specific Intergated Circuit : 이하, “ASIC”라 약칭한다) 등 주문형 반도체를 사용할 경우, 아날로그 방식인 종래의 시스템 클럭 감시장치는 EPLD나 ASIC내에 구현할 수 없어 외부에 따로 구현해야 하므로 인쇄회로판(Print Circuit Board : 이하 “PCB”라 약칭한다)의 집적도를 저하시키는 문제점이 있었다. 특히 감시해야 할 클럭이 많을 경우 많은 수의 단안정 멀티바이브레이터 및 저항, 커패시터들을 필요로 하기 때문에 PCB의 집적도를 상당히 저하시키게 된다.

이에 본 발명은 상기와 같은 종래 통신 시스템 클럭 감시시 발생하는 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 디지털 로직만을 이용하여 클럭을 감시하고 그 상태를 시각적으로 표시해주어 시스템 클럭 감시장치의 신뢰도를 높이도록 한 통신 시스템의 시스템 클럭 감시장치를 제공하는데 있다.

본 발명의 다른 목적은, 디지털 로직만을 이용하여 시스템 클럭 감시장치를 구현함으로써 주문형 반도체 인쇄회로판의 집적도를 향상시키도록 한 통신 시스템의 시스템 클럭 감시장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은,

시스템 클럭을 소정 레벨로 분주시키는 클럭 분주부와;

상기 클럭 분주부에서 분주된 클럭의 하강 에지를 검출하는 에지 검출부와;

상기 에지 검출부에서 얻어지는 펄스에 따라 상기 클럭 분주부와 상기 에지 검출부를 리셋시켜주는 상태 감시부와;

상기 에지 검출부에서 출력된 에지의 상태 변화에 따라 시스템 클럭을 카운트하고 그 카운트값에 따라 시스템 클럭의 상태 감시값을 출력하는 클럭 감시부와;

상기 클럭 감시부에서 출력되는 상태 감시값에 따라 시스템 클럭의 상태 표시신호를 출력하는 상태 표시부로 구성됨을 특징으로 한다.

제1도는 종래 통신 시스템의 시스템 클럭 감시장치의 블록 구성도.

제2도는 제1도에서 시스템 클럭이 정상인 경우의 타이밍도.

제3도는 제1도에서 시스템 클럭이 비정상적인 경우의 타이밍도.

제4도는 본 발명에 의한 통신 시스템의 시스템 클럭 감시장치의 블록구성도.

제5도는 제4도에서 클럭이 정상인 경우의 각부 입력/출력 타이밍도.

제6도는 제4도에서 클럭이 비정상이고 기준클럭이 하이일때의 각부 입력/출력 타이밍도.

제7도는 제4도에서 클럭이 비정상이고 기준클럭이 로우일때의 각부 입력/출력 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭 분주부 20 : 에지 검출부

30 : 상태 감시부 40 : 클럭 감시부

50 : 상태 표시부

이하, 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

첨부한 도면 제4도는 본 발명에 의한 통신 시스템의 시스템 클럭 감시장치의 블록 구성도이다.

도시된 바와 같이, 시스템 클럭을 소정 레벨로 분주시키는 클럭 분주부(10)와; 상기 클럭 분주부(10)에서 분주된 클럭의 하강 에지를 검출하는 에지 검출부(20)와; 상기 에지 검출부(20)에서 얻어지는 펄스에 따라 상기 클럭 분주부(10)와 상기 에지 검출부(20)를 리셋시켜주는 상태 감시부(30)와; 상기 에지 검출부(20)에서 출력된 에지의 상태 변화에 따라 시스템 클럭을 카운트하고 그 카운트값에 따라 시스템 클럭의 상태 감시값을 출력하는 클럭 감시부(40)와; 상기 클럭 감시부(40)에서 출력되는 상태 감시값에 따라 시스템 클럭의 상태 표시신호를 출력하는 상태 표시부(50)로 구성된다.

이와 같이 구성된 본 발명에 의한 통신 시스템의 시스템 클럭 감시장치의 작용을 첨부한 도면 제4도 내지 제7도에 의거하여 설명하면 다음과 같다.

먼저, 오실레이터 등을 이용하여 발생한 클럭을 기준클럭으로 사용하고, 시스템 클럭이 클럭 분주부(10)에 입력되면, 상기 클럭 분주부(10)는 입력된 시스템 클럭을 4분주하게 된다.

여기서 클럭 분주부(10)에 입력되는 시스템 클럭은 정상적인 시스템 클럭, 임계치(5사이클) 미만이 빠졌을 경우의 시스템 클럭, 시스템 클럭이 끊겼을 경우의 시스템 클럭 등이 될 수 있다.

그 중에서 제5도의 A와 같이 시스템 클럭이 기준클럭과 동일하게 입력되거나 상기 임계치 미만이 빠진 경우의 시스템 클럭이 입력된 경우, 상기 클럭 분주부(10)에서 4분주되어 출력되는 클럭은 제5도의 C와 같다.

에지 검출부(20)는 상기와 같이 클럭 분주부(10)에서 출력되는 분주된 파형(제5도의 C)의 하강 에지를 검출하여 제5도의 D와 같은 파형을 출력시킨다.

상태 감시부(30)는 상기 하강 에지부(20)에서 출력되는 로우 상태가 임계치미만이므로 출력파형을 제5도의 E와 같이 하이로 유지하여 상기 클럭 분주부(10)와 에지 검출부(20)에 리셋신호로 입력시킨다.

한편, 에지 검출부(20)에서 검출된 제5도의 D와 같은 에지 검출값은 클럭 감시부(40)의 리셋과 상태 표시부(50)의 클럭으로 입력되는데, 이때 클럭 감시부(40)에 제공되는 리셋신호의 카운트되는 값이 상기 임계치를 넘지 못하므로 클럭 감시부(40)의 출력신호는 제5도의 F와 같이 로우를 유지한다.

이때 클럭 감시부(40)의 출력 신호인 제5도의 F와 같은 로우신호는 상태 표시부(50)로 입력되지만, 상태 변화가 없기 때문에 상태 표시부(50)의 출력신호인 SET1(제5도의 G)와 RESET1(제5도의 H)는 계속 로우를 유지한다.

다음으로 제6도와 제7도는 시스템 클럭이 끊겼을 때의 타이밍도로서 제6도는 시스템 클럭이 끊긴 시점의 신호파형(제6도의 D)이 하이인 경우이고, 제7도는 신호파형(제7도의 D)이 로우인 경우이다. 여기서 클럭분주부(10)의 출력 파형(C)이 에지 검출부(20)로 보내지는 과정은 상기에서 설명한 바와 같이 동작하고, 클럭 감시부(40)는 에지 검출부(20)의 출력 파형(D)의 상태 변화에 의해서만 동작한다.

즉, 제6도를 보면 시스템 클럭(제6도의 A)이 끊긴 시점에서 에지 검출부(20)의 출력 파형(제6도의 D)의 상태가 하이이다. 그러므로 상태 감시부(30)의 출력파형(제6도의 E)도 하이를 유지하여 클럭 분주부(10)나 에지 검출부(20)의 리셋 신호는 하이를 유지한다.

그리고 클럭 감시부(40)는 기준클럭(제6도의 B)과 시스템 클럭(제6도의 A)을 비교하여 카운트하게 된다. 그러면 사이클이 임계치 이상 빠져 카운트값이 임계치를 넘어설때 클럭 감시부(40)의 출력파형(제6도의 F)은 하이로 천이하게 된다.

그런 후 시스템 클럭(제6도의 A)이 정상적으로 들어오기 시작하면 에지검출부(20)와 상태 감시부(30)의 출력(제6도의 C,D)은 정상으로 돌아온다. 그리고 제5도의 에지 검출부(20)의 출력파형(제5도의 D)이 정상이 된 이후의 과정을 거쳐 클럭 감시부(40)의 출력파형(제6도의 F)은 다시 로우로 천이된다.

이처럼 상태 표시부(50)에서는 입력(제6도의 F)의 상태변화가 발생했기 때문에, 상승 에지에서 SET1(제6도의 G)가 하이로 변하고 하강 에지에서 RESETI(제6도의 H)가 하이로 변한다. 따라서 이 값을 읽어봄으로써 시스템 클럭의 이상유무를 판단할 수 있고, 외부에서 콘트롤 신호(제6도의 I)에 펄스를 인가함으로써 시스템 클럭 감시 장치를 원 상태로 되돌릴 수 있다.

한편, 제7도에 도시된 바와 같이, 시스템 클럭(제7도의 A)이 끊긴 시점에서 에지 검출부(20)의 출력파형(제7도의 D)의 상태가 로우이므로, 시스템 클럭(제7도의 A)은 끊겼지만 클럭 감시부(40)는 카운트하지 않는다.

그리고 에지 검출부(20)의 출력(제7도의 D)은 로우이므로, 상태 감시부(30)는 제7도의 E와 같은 펄스를 발생시켜 클럭 분주부(10)와 에지 검출부(20)를 리셋시킴으로써 에지 검출부(20)의 출력파형(제7도의 D)이 하이로 천이하도록 한다.

이때부터 클럭 감시부(40)는 카운트를 시작하고, 임계치를 넘으면 클럭 감시부(40)의 출력파형(제7도의 F)을 하이로 천이시키게 되며, 그 이후의 동작은 제6도의 클럭 감시부(40)의 출력파형(제6도의 F)이 하이로 바뀐 이후의 과정과 동일하다.

이상에서 상세히 설명한 바와 같이 본 발명은 시스템 클럭 감시장치를 순수한 디지털 로직만으로 구현함으로써 종래와 같이 아날로그 소자값 변화로 야기되는 신뢰성의 저하를 해소하는 효과가 있다.

또한, 전자회로 설계에 많이 이용되고 있는 EPLD, ASIC 등 주문형 반도체 내에 클럭 감시장치를 구현할 수 있음으로써 종래의 아날로그 소자로 시스템 클럭 감시장치를 구현한 방식보다 PCB의 집적도를 향상시키는 효과가 있다.

Claims (1)

1. 시스템 클럭 감시장치에 있어서, 시스템 클럭을 소정 레벨로 분주시키는 클럭 분주부와; 상기 클럭 분주부에서 분주된 클럭의 하강 에지를 검출하는 에지 검출부와; 상기 에지 검출부에서 얻어지는 펄스에 따라 상기 클럭 분주부와 상기 에지 검출부를 리셋시켜주는 상태 감시부와; 상기 에지 검출부에서 출력된 에지의 상태 변화에 따라 시스템 클럭을 카운트하고 그 카운트값에 따라 시스템 클럭의 상태 감시값을 출력하는 클럭 감시부와; 상기 클럭 감시부에서 출력되는 상태 감시값에 따라 시스템 클럭의 상태 표시신호를 출력하는 상태 표시부를 포함하여 구성된 것을 특징으로 하는 통신 시스템의 시스템 클럭 감시장치.

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