KR960005979B1 - 단안정 멀티바이브레타 - Google Patents

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김광호
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Abstract

내용 없음.

Description

단안정 멀티바이브레타
제1도는 종래의 단안정 멀티바이브레타를 보이는 회로도이다.
제2도는 제1도에 도시된 장치의 동작을 보이는 파형도이다.
제3도는 본 발명에 따른 단안정 멀티바이브레타의 바람직한 실시예를 보이는 회로도이다.
제4도는 본 발명에 따른 단안정 멀티바이브레타의 변형 실시예를 보이는 회로도이다.
제5도는 본 발명에 따른 단안정 멀티바이브레타의 다른 변형 실시예를 보이는 회로도이다.
본 발명은 트리거 신호에 응답하여 소정의 펄스폭을 가지는 펄스 신호를 발생하는 단안정 멀티바이브레타에 관한 것으로서 더욱 상세하게는 래치와 쉬프트 레지스터를 사용하여 안정된 펄스폭을 가지는 단안정 펄스 신호를 제공하는 장치에 관한 것이다.
단안정 멀티바이브레타(monostable multivibrator)는 안정 상태와 준안정 상태를 가지며, 외부에서 트리거 신호가 가해지면 회로의 시정수에 따라 정해진 시간 동안 준안정 상태를 유지하게 된다.
종래의 단안정 멀티바이브레타는 저항과 콘덴서에 의해 회로의 서정수를 결정하도록 구성되어져 있다. 이렇게 구성된 종래의 단안정 멀티바이브레타는 소자의 상태, 회로의 동작 조건 등에 의해 출력 신호가 변동하게 되는 단점이 있었다.
예를 들면, 전원 전압의 변동, 소자의 열화로 인한 전기적 특성의 변화, 패턴의 부유 용량 혹은 패턴의 길이에 따른 배선 저항, 회로에 유입되는 잡음 등에 의해 회로의 시정수가 변동되고 이로 인하여 출력되는 단안정 펄스 신호의 펄스폭이 변동된다. 단안정 펄스 신호의 펄스폭이 변동되면 이를 유입하여 동작하는 회로들의 동작이 불안정하게 된다.
본 발명은 상기의 문제점을 극복하기 위하여 창출된 것으로서 회로의 시정수가 소자의 상태, 회로의 동작조건 등에 의해 변동되지 않는 단안정 멀티바이브레타를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하는 본 발명에 따른 단안정 멀티바이브레타는 단안정 펄스 신호의 펄스폭에 대응하는 계수치를 결정하는 펄스폭 설정 수단; 트리거 신호에 의해 구동되는 플립플롭; 트리거 신호에 의해 구동되고 상기 플립플롭의 출력을 상기 펄스폭 설정 수단에 의해 설정된 계수치에 상응하는 클럭 수만큼 지연시켜 출력하는 지연 수단; 상기 플립플롭의 출력이 발생되는 시점부터 상기 지연 수단의 출력이 발생하는 시점까지의 주기를 갖는 펄스 신호를 발생하는 게이트 수단을 포함함을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 종래의 단안정 멀티바이브레타를 보이는 회로도이다.
제1도에 도시된 장치는 외부에서 인가되는 트리거 신호에 의해 구동되어 저항 Rx, 콘덴서 Cx에 의해 설정되는 시정수(T∝Rx*Cx)에 상당하는 펄스폭을 갖는 펄스 신호를 출력한다.
제1도에 도시되는 단안정 멀티바이브레타는 실장시 발생되는 부유 용량, 유도 전압 등에 의해 동작 특성이 변동된다. 또한, 전원 전압의 변동, 저항과 콘덴서의 경시 변화, 주위 온도의 변동 등에 의해서도 영향을 받게 되어 제2도에 도시되는 바와 같이 출력되는 펄스의 특성, 특히 펄스폭이 ΔT만큼 변동한다.
제3도는 본 발명에 따른 단안정 멀티바이브레타의 바람직한 실시예를 보이는 회로도이다. 제3도에 있어서, 참조 부호 30은 트리거 신호가 입력되는 오아게이트이고, 32는 D입력 단자에 인가되는 클럭 신호(CLOCK)에 의해 오아게이트(30)의 출력을 래치하는 플립플롭이고, 34는 마이크로 프로세서(도시되지 않음)에서 제공되는 제어 신호(PARWR)에 의해 제어되며 데이타버스를 통하여 인가되는 데이터(D0~D5)를 래치하는 래치이고, 36은 플립플롭(32)에서 제공되는 신호를 래치(32)에서 제공되는 값만큼의 클럭 주기 동안 지연시켜 출력하는 가변 쉬프트 레지스터이고, 38은 플립플롭(32)의 출력이 발생하는 시점부터 가변 쉬프트 레지스터(36)의 출력이 발생하는 시점까지의 펄스폭을 갖는 펄스 신호를 출력하기 위한 노아게이트이다. 한편 노아게이트(38)의 출력은 오아게이트(30)를 통하여 D플립플롭에 인가되어 그의 출력이 발생하지 않는 동안에는 플립플롭을 오프 상태로 되돌리게 된다.
여기서, 래치(34)는 본 발명의 요약에 있어서의 펄스폭 설정 수단에 상응하고, 쉬프트 레지스터(36)는 지연 수단에 상응하며, 그리고, 노아게이트(38)는 게이트 수단에 상응하는 것이다.
제3도에 도시된 장치의 동작을 상세히 설명한다. 여기서, 트리거 신호는 하이 상태 즉 로직 "1"일 때를 유효한 상태로 한다. 트리거 신호가 입력되지 않을 때 즉, 로직 "0"이면, 노아게이트(38)는 로직 "0"을 출력한다. 트리거 신호가 입력되면 즉, 로직 "1"의 신호가 오아게이트(30)에 입력되면 플립플롭의 입력 단자 "D"에 인가되는 신호는 트리거 신호와 같은 로직 "1"의 신호가 되며, 이 신호는 클럭 신호(CLOCK)에 의해 래치된다. 이에 따라 D플립플롭(32)의 정출력 단자(Q)에서는 로직 "1", 부출력단자(/Q)에서는 로직 "0"의 신호가 출력된다.
D플립플롭(32)의 정출력단자(Q)에서 출력되는 신호를 가변 쉬프트 레지스터(36)의 입력 단자 "A"에 인가된다.
가변 쉬프트 레지스터(36)는 래치(34)에 저장된 값(N)보다 1만큼 증가된 클럭 주기(N+1)만큼 경과된 후에 A단자에 입력된 신호를 정출력단자 "Q"를 통하여 출력한다. 가변 쉬프트 레지스터(36)의 정출력단자 "Q"에서 출력되는 신호는 노아게이트(38)에 입력된다.
노아게이트(38)는 트리거 신호가 로직 "1"로 된 후 첫번째 클럭의 상승 엣지(rising edge)에서 로직 "1"을 출력하고, N+1의 클럭 주기가 경과된 후 가변 쉬프트 레지스터(36)의 정출력단자 "Q"에서 출력되는 신호가 로직 "1"이 되면 로직 "0"의 신호를 출력한다. 따라서, 노아게이트(38)는 래치(34)에 의해 래치된 값에 상응하는 펄스폭을 갖는 펄스 신호를 출력하게 된다.
오아게이트(30)는 제3도에 도시된 장치가 N+2개의 클럭 주기를 갖는 단안정 펄스를 발생할 때 트리거 신호의 입력을 차단시키는 역할을 한다. 트리거 신호가 입력되지 않을 때는 노아게이트(38)의 출력 신호는 로직 "0"이며 이는 D플립플롭(32)에 D입력 단자에 인가되어 D플립플롭(32)의 정출력단자의 출력을 로직 "0"으로 만든다. 트리거 신호가 로직 "1"의 상태가 되면 첫번째 클럭의 상승 엣지에서 D플립플롭(32)의 부출력단자(/Q)의 출력이 로직 "0" 상태가 되고, 가변 쉬프트 레지스터(36)의 정출력단자(Q)의 출력이 역시 로직 "0"상태가 되어 노아게이트(38)의 출력은 로직 "1"의 상태가 되고, 이것은 오아게이트(30)를 통하여 D플립플롭(32)의 D입력 단자에 입력되므로 플립플롭(32)의 출력 상태를 변화시키지 않는다. 즉, 트리거 신호가 없어도 N+2의 클럭 주기만큼 플립플롭의 D입력 단자에는 로직 "1"의 신호가 인가된다.
제3도에 도시된 장치에서도 단안정 펄스이 펄스폭을 프로그램 가능하게 하기 위하여 래치(34)를 시스템의 데이터 버스에 연결하였다. 마이크로 프로세서가 0부터 63까지의 임의의 값(N)을 데이터 버스(D0~D5)에 인가하고 제어 신호(PARWR)를 인가하면, 이 값은 래치(34)에 의해 래치된다. 래치(34)에 래치된 값은 가변 쉬프트 레지스터(36)에서 행하여지는 쉬프트기간을 의미한다.
가변 쉬프트 레지스터(36)는 A단자에 입력된 값을 I0~I5에 인가되는 값과 클럭 신호의 주기적 곱으로 결정되는 기간만큼 쉬프트시켜 Q단자로 출력한다. 래치의 출력(Q0~Q5)은 가변 쉬프트 레지스터(36)의 입력 단자(I0~I5)에 입력된다. 가변 쉬프트 레지스터(36)의 A단자에 입력된 값은 래치값(N)에 해당하는 클럭만큼 쉬프트되어 정출력단자(Q)로 출력된다. 이에 따라 D플립플롭(32)에서의 1클럭과 가변 쉬프트 레지스터(36)에서의 N+1클럭만큼의 펄스폭을 갖는 펄스 신호가 노아게이트(38)에서 출력된다.
가변 쉬프트 레지스터(36)의 리세트 단자(CLR)는 D플립플롭(32)의 부출력(/Q)에 접속되므로 하나의 트리거 신호가 입력되면 N+2클럭 주기의 펄스폭을 갖는 단안정 펄스 신호가 노아게이트(38)의 출력 단자를 통해 출력되고, 후속의 트리거 신호가 없으면 플립플롭의 부출력(/Q)은 로직 "1"상태가 되어 가변 쉬프트 레지스터(36)의 동작을 정지시키게 된다.
이러한 상태에서 다시 트리거 신호가 입력되면 D플립플롭(32)의 부출력(/Q)은 첫번째 클럭 신호의 상승엣지에서 로직 "0"상태가 되어 가변 쉬프트 레지스터(36)의 리세트 상태를 해제하여, 가변 쉬프트 레지스터(36)가 정상적으로 동작하게 한다.
상술한 바와 같이 제3도에 도시된 본 발명의 단안정 멀티바이브레타는 회로의 시정수가 클럭 신호의 주기와 래치 값에 의해 결정되므로 실질적으로 소자의 상태, 회로의 동작 조건 등에 거의 무관한 안정된 단안정 펄스 신호를 제공하게 된다.
제4도는 본 발명의 변형 실시예를 도시한 도면이다. 제4도에 있어서, 오아게이트(40), D플립플롭(42), 래치(44), 가변 쉬프트 레지스터(46) 및 노아게이트(48)는 제3도의 그것과 동일의 동작을 행하는 것으로서 상세한 동작 설명을 생략한다.
제4도에 도시된 장치는 가변저항(49a)에 의해 설정되는 아날로그 전압을 A/D 변환하여 래치(46)의 데이터 단자(D0~D5)에 인가되는 데이터를 발생하는 A/D 변환기(49b)를 구비한다. 제4도에 도시된 장치는 가변저항을 통하여 펄스폭을 설정하는 동작 이외에는 제3도에 도시된 장치와 동일한 동작을 수행한다.
제4도에 도시된 본 발명에 따른 단안정 멀티바이브레타는 가변저항에 의해 결정된 시정수를 래치에 의해 래치하게 되므로 실질적으로 소자의 상태, 회로의 동작 조건 등에 거의 무관한 안정된 단안정 펄스 신호를 제공하게 된다.
제5도는 본 발명의 다른 변형 실시예를 도시한 회로도이다.
제5도에 있어서, 오아게이트(50), D플립플롭(52), 래치(54) 및 노아게이트(48)는 제3도의 그것과 동일의 동작을 행하는 것으로서 상세한 동작 설명을 생략한다. 카운터(56a)는 D플립플롭(52)의 정출력(Q)에 의해 인에이블(enable)되어 그에 인가되는 클럭 신호를 계수한다. 비교기(56b)는 래치(54)에서 제공되는 값과 카운터(58a)에서 제공되는 값이 동일하면 로직 "1"의 신호를 출력한다. 제5도에 도시된 장치는 래치에 의해 설정되는 값과 카운터에 의해 계수되는 값이 동일할 때까지의 주기를 갖는 단안정 펄스 신호를 제공하는 동작 이외에는 제3도에 도시된 장치와 동일한 동작을 수행한다.
상술한 바와 같이 본 발명에 따른 단안정 멀티바이브레타는 회로의 시정수가 소자의 상태, 회로의 동작 조건 등에 무관하게 됨으로써 안정된 펄스폭을 가지는 펄스 신호를 제공하는 효과를 갖는다.
또한, 본 발명에 따른 단안정 멀티바이브레타는 회로의 시정수가 마이크로 프로세서, 가변 저항 등에 의하여 손쉽게 설정할 수 있다는 이점을 갖는다.

Claims (6)

  1. 출력되는 단안정 펄스 신호의 펄스폭에 대응하는 계수치를 결정하는 펄스폭 설정수단: 트리거 신호에 의해 구동되는 플립플롭: 트리거 신호에 의해 구동되고 상기 플립플롭의 출력을 상기 펄스폭 설정수단에 의해 설정된 계수치에 상응하는 클럭 수만큼 지연시켜 출력하는 지연 수단: 및 상기 플립플롭의 출력이 발생되는 시점부터 상기 지연 수단의 출력이 발생하는 시점까지의 주기를 갖는 펄스 신호를 발생하는 게이트 수단을 포함하는 단안정 멀티바이브레타.
  2. 제1항에 있어서, 상기 게이트 수단의 출력에 의해 상기 플립플롭을 리세트시키는 제2게이트 수단을 더 구비함을 특징으로 하는 단안정 멀티바이브레타.
  3. 제1항에 있어서, 상기 펄스폭 설정수단은 마이크로 프로세서에 의해 제어되며 상기 마이크로 프로세서에서 제공되는 데이터를 래치하여 상기 지연수단에 제공하는 래치임을 특징으로 하는 단안정 멀티바이브레타.
  4. 제1항에 있어서, 상기 펄스폭 설정 수단은 아날로그 값의 계수치를 설정하는 수단: 상기 설정 수단에 의해 설정된 아날로그 계수치를 디지탈 계수치로 변환하는 A/D변환기: 상기 A/D변환기에 의해 변환된 디지탈 계수치를 래치하여 상기 지연 수단에 제공하는 래치를 구비함을 특징으로 하는 단안정 멀티바이브레타.
  5. 제1항에 있어서, 상기 지연 수단은 상기 펄스폭 설정 수단에 의해 설정된 계수값을 프리세트값으로 로드하고, 그에 인가되는 클럭 신호에 의해 상기 플립플롭의 출력을 쉬프트시켜 출력시키는 가변 쉬프트 레지스터임을 특징으로 하는 단안정 멀티바이브레타.
  6. 제1항에 있어서, 상기 지연 수단은 상기 플립플롭의 출력에 의해 인에이블되어 그에 인가되는 클럭신호를 계수하는 카운터: 상기 카운터의 출력과 상기 펄스폭 설정 수단의 출력이 같으면 상기 게이트 수단에 출력을 제공하는 제3게이트 수단을 구비함을 특징으로 하는 단안정 멀티바이브레타.
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