KR100205922B1 - 단안정 멀티바이브레이터 - Google Patents

Abstract

본 발명은 디지털 방식에 의해 구현되어 사용자가 원하는 펄스를 좀 더 정확히 출력할 수 있는 단안정 멀티바이브레이터에 관한 것이다.이 디지털 방식에 의한 멀티바이브레이터는, 펄스신호가 입력되면, 현재의 위상과 반전된 펄스를 출력하는 펄스발생부와; 상기 펄스발생부에서 펄스가 출력됨과 동시에 클럭신호를 입력하고, 입력된 클럭신호를 원하는 만큼 분주시켜서 상기 펄스발생수단에서 발생하는 펄스의 펄스폭을 조절하기 위한 제어신호를 출력하는 펄스폭조절부로 구성하여, 디지털화에 의해 펄스신호를 출력함에 의해서 사용자가 원하는 신호에 더욱 가깝게 된다.

Description

단안정 멀티바이브레이터

제1도는 본 발명의 제 1실시예에 따른 디지털 방식의 단안정 멀티바이브레이터의 회로도.

제2도는 제1도에 도시된 4배트 카운터의 상세 회로도.

제3도는 제1도에 도시된 각 소자의 출력 파형도.

제4도는 본 발명의 제2실시예에 따른 디지털 방식의 단안정 멀티바이브레이터의 회로도.

제5도는 본 발명의 실시예에서 설명된 클럭주기, 카운터의 크기 또는 간단한 소자의 변형에 의해 펄스폭을 조절 할 수 있는 것을 설명하는 하나의 예시 회로도.

* 도면의 주요부분에 대한 부호의 설명

10,11 : 4 비트카운터 20,30,40,56,60 : D 플립플롭

BUF : 버퍼 NAND1, ... , NAND5 : 낸드게이트

NOT1, ... , NOT11 : 인버터

본 발명은 단안정 멀티바이브레이터에 관한 것으로, 더욱 상세하게는 디지털 소자를 이용해서 구현된 디지털 방식의 단안정 멀티바이브레이터에 관한 것이다.

기존의 단안정 멀티바이브레이터는 저항과 콘덴서에 의해 펄스폭이 조정된다.그래서 사용자가 임의로 저항값과 콘덴서값을 조정하여 펄스폭을 선택할 수 있도록 통상, 상기 저항 및 콘덴서는 신호 입력시 소정폭의 단일 펄스를 발생하도록 구성된 칩 외부에 연결되어 사용되고 있다.상기 설명의 단안정 멀티바이브레이터의 예로서 National Semiconductor에서 제조된 DM54LS123 또는 DM4LS123을 들 수 있다.

상기 DM54LS123 또는 DM74LS123의 구조는 상기에서 이미 설명한 바와 같이 소정의 소자로 이루어져서 신호 입력시 소정폭의 단일 펄스를 발생하는 칩과 상기 칩 외부에 연결되어 있는 저항과 콘덴서로 구성되어, 상기 저항값과 콘덴서값을 사용자가 임의로 조정해서 펄스폭을 결정하도록 되어있다.

상기 DM54LS123 또는 DM74LS123의 기본 동작에 대해 살펴보면, 펄스를 하나 입력하면 저항과 콘덴서에 의해 결정된 시간 동안 상태가 반전된 신호(흔히, "준안정상태"라고도 함)가 출력되다가, 저항과 콘덴서에 의해 결정된 시간이 지나면 초기 상태(흔히, "안정상태"라고도 함)로 복귀된다.그래서 입력펄스를 받은 후 출력 측의 상태가 반전되면, 상기 결정된 시간 동안에는 다른 입력이 들어와도 무시되고, 저항과 콘덴서에 의해 결정된 시간 동안만 반전된 상태의 출력신호가 유지되다가 원상태로 복귀된다.

그러나 상술한 단안정 멀티바이브레이터는 저항과 콘덴서 값에 따라 펄스폭이 결정되기 때문에, 펄스폭 선택이 한정된 문제점이 있었다.또한 온도 변화에 따른안정된 펄스폭을 보장할 수 없고, 상기 저항과 콘덴서 값을 결정함에 있어서도 많은 시간과 시행착오를 겪어야만 하였다.그리고 아날로그 소자를 사용함에 따른 펄스의 일그러짐을 방지할 수 없었으며, 특성곡선에 따른 상수(K) 값 선정이 부정확한 문제점이 노출되었다.

따라서 본 발명의 목적은 디지털 방식에 의해 구현되어 사용자가 원하는 펄스를 좀 더 정확히 출력할 수 있는 단안정 멀티바이브레이터를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 단안정 멀티바이브레이터는, 펄스신호가 입력되면, 현재의 위상과 반전된 펄스를 출력하는 펄스발생수단과;상기 펄스발생수단에서 펄스가 출력됨과 동시에 클럭신호를 입력하고, 입력된 클럭신호를 원하는 만큼 분주시켜서 상기 펄스발생수단에서 발생하는 펄스의 펄스폭을 조절하기 위한 제어신호를 출력하는 펄스폭 조절수단으로 구성하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 단안정 멀티바이브레이터를 상세히 설명한다.

제1도 내지 제3도는 본 발명의 제 1실시예를 따른 단안정 멀티바이브레이터를 설명하는 회로도 및 출력 파형도이다.

제1도를 참조해서 접속관계를 살펴보면, 본 발명의 단안정 멀티바이브레이터는 사용자가 원하는 시점에서 펄스신호를 입려하는 신호입력단자(IN), 클럭신호(CLK) 및 리셋신호(RESET)를 입력하는 세 개의 입력단자가 있고, 상기 신호입력단자(IN)로 펄스신호 입력시 소정시간 동안 상태가 반전된 펄스(곧, 준안정상태의 신호)를 출력하는 출력단자(OUT)가 하나 있다.

상기 신호입력단자(IN)는 사용자가 원하는 시점에서 펄스신호를 입력하고, 상기 입력된 펄스신호는 인버터(NOT1)에 의해 상태가 반전되어 D 플립플롭(20)의 클럭단자로 입력된다.상기 D 폴립플롭(20)의 입력단자(D)는 공급전원(Vcc)을 인가 받고 있으며, 출력단자 (QN)는 인버터를 통해서 외부로 펄스신호를 출력하는 출력단자(OUT)에 연결된다.그리고 상기 D 플립플롭(20)의 클리어단자는 로우상태의 신호 입력시 클리어되도록 구성되어 있다.따라서 상기 D 플립플롭(20)은 클럭단자로 펄스신호가 입력되면, 준안정상태의 반전된 펄스를 하나 출력하고, 상기 클리어단자로 로우상태의 신호가 입력되면 클리어되어 안정된 상태의 하이상태로 복귀한다.

다음은 상기 D 플립플롭(20)의 클리어단자로 신호를 인가하는 구성을 설명한다.클럭신호(CLK)를 입력신호로 하고, 상기 출력단자(OUT)로 출력되는 신호를 다시 인버터시켜서 다른 입력으로 하는 제1 낸드게이트(NAND1)의 출력단자(A1)가 카운터(10)의 클럭단자(CLK)에 접속된다.

상기 카운터(10)는 클럭단자(CLK)로 클럭신호 입력시 카운트가 시작되는데, 상기 클럭단자(CLK)로 클럭신호를 인가하는 낸드게이트(NAND1)가 상기 출력단자(OUT)의 출력신호를 인버터시켜서 항상 입력하고 있기 때문에, 상기 출력단자(OUT)에서 반전된 펄스신호(다시 말해서 "로우신호")가 출력될 때 다른 입력단자로 입력되는 클럭신호가 상기 카운터(10)로 전달되고, 상기 출력단자(OUT)가 안정된 상태의 하이신호를 출력하고 있을때는 제2입력단자로 클럭신호가 입력되고 있어도, 상기 카운터(10)로 클럭신호가 전달되지는 않는다.

상기 카운터(10)는 4 비트 카운터로 제2도에 상세히 도시되고 있다.상기 카운터는 클럭신호의 하강 에지에서 동작하는 일반적인 4 비트 카운터이므로, 명세서 끝부분에서 간단히 살펴보기로 하고 여기서는 생략한다.

상기 카운터(10)의 4개의 출력단자(Q0,Q1,Q2,Q3)는 제3낸드게이트(NAND3)의 4개의 입력단자와 접속되는데, 상기 제3낸드게이트(NAND3)는 입력되는 4개의신호가 모두 하이상태가 될 때 로우신호를 출력한다.상기 제3 낸드게이트(NAND3)의 출력단자는 제4낸드게이트(NAND4)의 입력단자로 인가되며, 상기 제4 낸드게이트(NAND4)는 다른 입력단자로 리셋신호를 입력한다.상기 리셋신호는 본 발명의 단안정 멀티바이브레이터가 동작되는 동안 항상 하이상태가 된다.

상기 제4 낸드게이트(NAND4)의 출력은 제2 인버터(NOT2)를 통해서 앞서 설명한 D 플립플롭(20)의 클리어단자가 인가된다.이때 상기 D 플립플롭(20)의 클리어단자로 로우신호가 인가되면, 상기 D 플립플롭은 클리어 되어서 준안정상태의 출력에서 안정상태로 복귀된다.또한 상기 제2인버터(NOT2)의 출력은 제2 낸드게이트(NAND2)의 입력단자로 입력되는데, 상기 제2 낸드게이트(NAND2)의 출력은 상기 카운터(10)의 클리어단자로 인가되어서 상기 카운터(10)를 클리어시킨다.다시 말해서 카운터(10)의 4개의 출력이 모두 하이상태가 되는 시점에서 상기 카운터(10)의 클리어단자로 신호가 입력되어, 클리어 되는 것이다.그리고 상기 제2 낸드게이트(NAND2)는 다른 입력단자로 리셋신호를 입력하고 있다.

이상 설명한 바에 의하면, 상기 D 플립플롭(20)은 클럭단자에 펄스 입력시 소정시간 동안 반전된 상태의 펄스를 출력하는데, 이때 상기 출력펄스가 출력되는 시간은 클럭주기와 상기 카운터(10)의 비트수에 따라서 펄스폭이 결정된다.

이러한 펄스폭 결정과정을 제3도에 도시된 출력파형도를 참조하면서, 회로 전체적인 동작흐름으로 살펴보기로 한다.

상기 D 플립플롭(20)의 출력단자(QN)는 초기에 하이(HIGH)상태를 유지한다.이 상태에서 신호입력단자(IN)로 펄스신호가 입력됨과 동시에 상기 D 플립플롭(20)의 출력은 하이상태에서 로우상태로 반전된다.(제3도상의 IN 단자 및 OUT 단자의 출력파형에서 처음 하이상태에서 로우상태로 전환되는 단계)

상기 반전된 출력신호는 낸드게이트(NAND1)의 제1 입력단자로 다시 반전되어 인가되므로서, 상기 낸드게이트(NAND1)의 제1 입력단자는 하이신호를 입력하게 되므로 상기 낸드게이트(NAND1)는 제2 입력단자로 입력되는 클럭신호(CLK)를 그대로 출력하게 된다.(제3도 상의 A1단자 출력파형) 상기 출력되는 클럭신호는 카운터(10)의 클럭단자로 입력되어, 카운터가 이루어진다.

상기 4 비트 카운터(10)는 4개의 D 플립플롭으로 구성되며, 그 동작은 입력되는 클럭신호의 하강 에지에서 동작하여, 그 출력신호를 다음플립플롭의 클럭단자로 시프트 시킴과 동시에 다시 신호입력단자(D)로 재입력되어 반복 수행된다.이와 같은 과정으로서 상기 카운터(10)의 4개의 출력단자는 제3도상에 도시된 A단자, B단자, C단자, D단자의 출력과 같은 파형을 출력하게 되는 것이다.

상기와 같은 펄스 파형이 출력이 이루어지면서, 4단자가 모두 하이상태가 되는 시점에서 제3 낸드게이트(NAND3)의 출력은 로우상태로 반전된다.(제3도에 도시된 A3단자의 출력 파형에서 잠깐 로우상태로 떨어진 단계)

상기 로우상태 신호가 다시 낸드게이트(NAND4)와 인버터(NOT2)를 통해서 D 플립플롭의 클리어단자(CLR)로 인가되어, 상기 D 플립플롭을 클리어시키게 된다.(제3도 상에 A4단자의 출력파형에서 잠깐 로우상태로 떨어졌을 때) 이때 상기 D 플립플롭의 로우상태의 출력신호가 초기상태인 하이상태로 복귀되는 것이다.(제3도에 도시된 OUT단자의 출력 파형에서 로우상태에서 하이상태로 전환되는 단계)

한편 상기 인버터(NOT2)의 로우상태의 출력신호는 리셋신호(RESET)를 제1입력으로 하고 있는 낸드게이트(NAND2)의 제2 입력단자로 인가되고, 따라서 상기 낸드게이트(NAND2)는 잠깐동안 하이상태의 신호를 출력하게 된다(제3도에 도시된 A2 단자의 출력 파형에서 잠깐 하이상태를 보이는 과정)이때 상기 낸드게이트(NAND2)에서 출력되는 하이상태의 신호는 카운터(10)의 클리어단자(CLR)로 인가되어, 상기 카운터(10)를 클리어시키게 되므로서 상기 카운터(10)가 초기상태가 되고, 신호입력단자(IN)로 펄스신호가 입력되어 상기 카운터(10)의 클럭단자로 클럭신호가 입력되면 상기 과정이 반복 수행된다.

이상 설명한 바와 같이 동작하여 상기 D 플립플롭(20)의 출력단자로 출력되는 반전된 펄스의 펄스폭은 클럭주기와 카운터의 카운트수에 따라서 결정되는 것이다.

그리고 본 발명은 단안정 멀티바이브레이터이므로 상기 클럭주기와 카운트수에 의해 결정된 시간 동안에는 신호입력단자에 또 다른 펄스신호가 입력되더라도 출력단자(OUT)의 출력에는 아무런 영향을 끼치지 못한다.

다음은 상기 4비트 카운터(10)를 도시한 제2도에 대해서 설명한다.이 터(10)는 4개의 D 플립플롭(30,40,50,60)으로 구성되며, 상기 4개의 플립플롭 모두 클럭신호의 하강 에지에서 동작하도록 구성되어 있다.즉, 최초의 D 플립플롭(30)에 클럭신호가 인가되면 동작이 시작되어서, 상기 플립플롭(30)의 출력은 인버터(NOT3)를 통해서 자신의 신호입력단자(D)에 재입력됨과 동시에 다음 플립플롭(40)의 클럭단자로 시프트된다.다음 단의 플립플롭(50,60)에서도 상기와 같은 구성으로 이루어져서 출력신호가 계속 시프트되고, 4개 플립플롭의 출력단자 모두 하이상태가 될 때 상기 4개의 플립플롭의 클리어단지로 동시에 하이신호가 인가되어 클리어된다.

다음은 상기 실시예에서 설명된 클럭주기, 카운터의 크기 또는 간단한 소자의 변형에 의해 펄스폭을 조절할 수 있는 것을 하나의 예시를 들어서 설명한다.상기 예시를 제5도에 도시하고 있다.도시되고 있는 바와 같이, 다른 회로 부분은 동일하나, 카운터(11)의 출력 및 낸드게이트(NAND5)의 입력이 제1도와 다르다.즉, 카운터(11)의 제2 출력(Q1)에 인버터(INT7)가 접속되어, 반전된 신호가 낸드게이트(NAND5)로 입력된다.따라서 상기 낸드게이트(NAND5)는 초기상태로 하이상태를 유지하고 있다가, 클럭신호가 5번째 입력될 때, 상기 제1 입력(Q0)이 하이상태이고, 제2 입력(Q1)이 로우상태, 그리고 제3 입력(Q2)이 하이상태가 될 때, 상기 낸드게이트(NAND5)는 로우 출력을 갖게 된다.상기 로우출력은 다음 단의 제4 낸드게이트(NAND4)와 인버터(NOT2)를 통해서 D 플리플롭(20)의 클리어단자로 인가되는 것이다.이하의 과정은 상기 제1 실시예에서와 동일하다.즉, 클럭주기, 카운터의 크기 또는 간단한 게이트를 가변함에 의해서 펄스폭을 마음대로 조절할 수 있다.

제4도는 본 발명의 다른 실시예로 제시하고 있는 회로도로서, 중앙처리장치(CPU)에 웨이트신호(WAIT)를 주기 위해 사용되는 회로이다.다른 부분은 제1 실시예에서와 동일하며, 단지 딜레이를 조절해 주기 위해서 제2 인버터(NOT2)의 다음 단에 인버터(NOT8, NOT9, NOT10, NOT11)를 4개 더 첨가시켰다.

이상 설명한 바와 같이 본 발명의 실시예에 의한 단안정 멀티바이브레이터는 기존의 저항과 콘덴서에 의해서 제한된 폭만 가변할 수 있던 것을 벗어나서 클럭 분주기를 사용하여 정밀하고 빠르게 펄스폭을 선택할 수 있다.또한 클럭주기 카운터의 크기, 간단한 디지털 소자를 가변함에 의해서 펄스폭을 마음대로 조절 할 수 있으며, 디지털화 함에 의해 펄스의 일그러짐을 방지할 수 있고 더불어 온도 변화에 따른 펄스폭 변화를 방지할 수도 있다.그리고 단일 칩 내에서 쉽게 구성할 수 있으며, 펄스폭이 매우 넓게 요구될 때 사용할 수 있다는 잇점이 있다.

이와 같은 본 발명의 디지털 방식의 단안정 멀티바이브레이터는 중앙처리장치와 주변장지 사이에 속도차를 맞추기 위한 웨이트신호(WAIT) 발생용에 적용 가능하며, 매우 큰 펄스폭이 요구되는 일반회로(클럭주기와 카운트 개수의 조작으로 마음대로 조절 가능)와 온도에 따라 변하거나 찌그러지지 않는 안정된 파형이 요구되는 장치에 적용 사용할 수 있는 매우 유용한 발명이다.

Claims (3)

1. 하강에지에서 클리어 동작되는 D 플립플롭과; 상기 D 플립플롭에서 출력하는 펄스신호를 제1입력으로 하고, 클럭신호를 제2 입력으로 해서, 상기 D 플립플롭에서 펄스 출력시에 입력되는 클럭신호를 그대로 출력하는 제1 낸드게이트(NAND1)와; 상기 제1 낸드게이트에서 출력하는 클럭신호를 입력하고, 입력된 클럭신호를 분주시키는 4비트 카운터와; 상기 4비트 카운터의 4출력신호를 입력신호로 하고, 상기 입력신호가 모두 하이상태일 때 신호를 출력하는 제2 낸드게이트(NAND3)와; 상기 제2 낸드게이트의 출력신호를 제1 입력으로 하고, 리셋신호를 제2 입력으로 하는 제3 낸드게이트(NAND4)와; 상기 제3 낸드게이트의 출력을 반전시켜서 상기 D 플립플롭의 클리어단자로 인가하는 인버터(NOT2)와; 상기 인버터의 출력신호를 제1 입력으로 하고, 리셋신호를 제2 입력으로 해서 출력을 상기 카운터의 클리어단자로 인가하는 제4 낸드게이트(NAND2)를 포함하여 구성되는 디지털방식의 단안정 멀티바이브레이터.
2. 제1항에 있어서, 상기 인버터(NOT2)의 출력단에 시간 지연을 취한 다수개의 인버터(NOT8 내지 NOT12)를 더 포함하여 구성되는 디지털방식의 단안정 멀티바이브레이터.
3. 하강에지에서 클리어 동작되는 D 플립플롭과; 상기 D 플립플롭에서 출력하는 펄스신호를 제1 입력으로 하고, 클럭신호를 제2 입력으로 해서, 상기 D 플립플롭에서 펄스 출력시에 입력되는 클럭신호를 그대로 출력하는 제1 낸드게이트(NAND1)와; 상기 제1 낸드게이트에서 출력하는 클럭신호를 입력하고, 입력된 클럭신호를 분주시키는 4비트 카운터와; 상기 4비트 카운터의 제1,3출력신호를 입력하고, 반전된 제2 출력신호를 입력하여, 상기 제3개의 입력신호가 모두 하이상태일 때 신호를 출력하는 제2 낸드게이트(NAND5)와; 상기 제2 낸드게이트의 출력신호를 제1 입력으로 하고, 리셋신호를 제2 입력으로 하는 제3 낸드게이트(NAND4)와; 상기 제3 낸드게이트으 출력을 반정시켜서 상기 D 플립플롭의 클리어단자로 인가하는 인버터(NOT2)와; 상기 인버터의 출력신호를 제1 입력으로 하고, 리셋신호를 제2 입력으로 해서 출력을 상기 카운터의 클리어단자로 인가하는 제4 낸드게이트(NAND2)를 포함하여 구성되는 디지털 방식의 단안정 멀티바이브레이터.