KR890000088B1 - 펄스 정밀 지연회로 - Google Patents

Abstract

내용 없음.

Description

펄스 정밀 지연 회로

제1도는 본 발명회로의 블록도.

제2도는 제1도의 상세회로도.

제3도는 제2도의 각부분 입, 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

A : 초기리세트부 B : 초기펄스발생부

C : 카운터부 D : 지연프로그램부

E : 펄스발생부 AND : 앤드게이트

F1,F2 : D형플립플롭 OR1, OR2 : 오아게이트

C1-C4 : 카운터 ROM1, ROM2 : 롬

본 발명은 펄스의 정밀 지연회로에 관한 것으로서, 특히 카운터와 롬을 이용하여 입력된 펄스신호를 원하는 시간만큼 지연시킬 수 있으며, 또한 출력펄스의 폭을 원하는 시간만큼 출력시킬 수 있는 회로에 관한 것이다.

종래의 펄스 지연회로는 저항, 코일, 콘덴서 성분을 가진 수동회로망 혹은 능동회로망으로 구성되어 일정한 펄스만 출력하는 회로였다. 그런데, 상기 회로소자(저항, 코일, 콘덴서)의 특성에 의해서 출력하는 까닭에 어느 특정시스템에만 이용되며, 출력펄스폭을 변환시키고자 할때는 회로구성 소자의 값을 일일이 변화시켜야만 하는 단점이 있었다.

따라서 본 발명은 상기한 종래의 제반결점을 감안하여 안출한 것으로서 입력된 임의의 펄스신호를 원하는 시감만큼 정밀하게 지연시킬 수 있고 출력펄스의 폭도 여러 시스템에 이용될 수 있도록 변환시킬 수 있는 회로를 제공하는데 그 목적이 있다.

이하, 첨부된 도면에 의거하여 본 발명의 목적을 달성할 수 있는 실시예를 상세히 기술하면 다음과 같다.

제1도는 본 발명의 블록도로서, 후술하는 카운터부(C)를 리세트시키는 초기리세트부(A)와, 카운터(C)의 클럭펄스를 제공하기 위한 클럭펄스 발생부(B)와, 상기 초기 리세트부(A)와 클럭펄스발생부(B)에 의해 동작되는 카운터부(C)와, 상기 카운터부(C)의 출력신호에 의해 프로그램된 펄스를 출력하는 지연 프로그램부(D)와, 상기 지연프로그램부의 출력신호에 의해 출력펄스를 발생시키는 펄스 발생부(E)로 구성된다.

제2도는 제1도의 상세회로도로서, 초기 리세트부(A)는 입력펄스신호(IN)와 후술하는 펄스발생부(E)의 오아게이트(OR2)의 출력을 입력으로하여 논리 곱하는 앤드게이트(AND)와, 상기 앤드게이트(AND)의 출력을 클럭펄스하여 반전 출력단자

의 출력을 입력단자(D)에 인가하여 토글작용하도록 하는 D형 플리플롭(F1)으로 구성되며, 또한 상기 플리플롭(F1)의 리세트 단자에는 리세트펄스(RESET)를 인가하도록 연결하며, 플리플롭(F1)의 세트단자에는 저항(R1)을 통하여 전원(Vcc)을 연결한다.

카운터부(C)는 상기 초기 리세트부(A)에 의해 리세트되는 카운터(C1-C4)로 구성되며, 카운터(C2,C4)는 클럭펄스 발생부(B)로부터 클릭신호를 인가받아 카운트되며 최종적으로 발생되는 캐리신호를 카운터(C1,C3)의 클럭신호로서 각각 인가한다.

따라서, 카운터(C1,C2)와 카운터(C3,C4)는 각각 8비트의 동일한 출력신호를 발생하여 후술하는 지연프로그램부(D)의 롬(ROM1, ROM2)의 어드레스 신호로서 인가된다.

지연 프로그램부(D)는 두 개의 롬(ROM1, ROM2)으로 구성된다. 상기 롬(ROM1, ROM2)은 프로그래머블롬(Programmable ROM)으로써 사용자에 의해 데이타가 입력되어진다. 즉 사용자는 롬 라이터(ROM Writer)등을 이용하여 상기롬에 데이타를 미리 입력시켜 회로를 구성하게 된다.

펄스발생부(E)는 지연프로그램부(D)의 롬(ROM1), (ROM2)각각의 출력단자(Q1)의 출력을 논리합하는 오아게이트(OR1)와, 롬(ROM1, ROM2)각각의 출력단자(Q2)의 출력을 놀리합하는 오아게이트(OR2)와, 오아게이트(OR1)(OR2)의 출력을 세트 및 리세트 펄스로 하는 한편 리세트 펄스(RESET)를 클럭펄스로 하는 플리플롭(F2)로 구성한다.

제3도는 제2도의 각 부분 입, 출력 파형도이다.

상기와 같은 구성을 가진 본 발명의 회로동작을 상세히 설명한다.

먼저, 제2도의 리세트펄스(RESETS)신호가 초기 리세트부(A)의 플리플롭(F1)리세트단자(R)와, 펄스 발생부(E)의 플리플롭(F2)클럭단자(CK)에 각각 인가되어 초기 리세트부(A) 및 펄스 발생부(E)를 초기화시킨다. 이러한 초기화 상태에서 앤드게이트(AND)의 입력단자에 제3도의 IN과 같은 펄스가 인가되면 앤드게이트(AND)의 출력은 입력된 펄스를 논리합하여 제2도의 a와 같은 파형을 출력하여 플리플롭(F1)의 클럭단자(CK)에 인가된 제2도의 a와 같은 펄스중 상승지에서 토글작용을 하여 출력된 출력단자(Q)의 출력은 제2도의 b와 같은 펄스를 출력하여 카운터부(C)의 각각 카운터(C1-C4)의 리세트단자(R)에 인가한다.

이때부터 카운터부(C)의 카운터(C2,C4)는 클럭펄스 발생부(B)에서 발생하는 클럭펄스를 받아 카운터를 시작하여 지연부(D)의 롬(ROM1), (ROM2)의 어드레스 단자(A7-A0)에 제3도의 c와 같은 어드레스를 인가한다.

즉 상기 롬(ROM1,ROM2)은 동일시간에 동일 어드레스를 인가받게 되고, 인가되는 어드레스에 따르는 데이타를 출력하게 된다.

또한 상기 롬(ROM1,ROM2)은 사용자가 원하는 어드레스가 인가될 때 특정펄스(본 발명에서는 로우레벨펄스)가 동시에 출력되도록 미리 프로그램되어 있다.

그러므로 롬(ROM1,ROM2)은 출력단자(Q1)를 통하여 제3도의 d와 f같이 동시에 로우레벨을 출력한다. 이에 따라서 펄스발생부(E)의 오아게이트(OR1)는 제3도의 s와 같은 로우레벨펄스를 플리플롭(F2)의 세트단자로 인가하여 반전출력단자

신호를 로우레벨로 출력시킨다.

이와 동일하게 상기 롬(ROM1,ROM2)은 입력되는 어드레스에 따라 프로그램된 출력신호를 발생시키게되며, 사용자가 지정한 어드레스가 인가될 때 동시에 출력단자(Q2)를 통해 로우레벨신호를 제3도의 e와 g같이 출력하며, 펄스발생부(E)의 오아게이트(OR2)가 상기 펄스(e와 g)에 따라 제35의 r과 같이 출력되어 플리플롭(F2)을 리세트 시키므로서 반전출력단자

신호를 다시 하이레벨로 반전시킨다.

따라서 최종 출력인 제3도의 OUT은 입력신호 IN가 원하는 시간만큼 지연됨과 아울러 펄스폭도 원하는 시간만큼 변환할 수 있다. 한편 상기 오아게이트(OR2)의 출력신호는 초기세트부(A)로 피이드백되어 다시 시스템을 초기화시킨다.

따라서 본 발명에서는, 지연프로그램부(D)의 롬에 데이타를 사용자가 입력하게 되므로 입력데이타의 조정에 의해 펄스를 원하는 시간만큼 지연시킬 수 있고, 펄스폭도 원하는 시간만큼 유지할 수 있으며, 또한 클럭펄스 발생부(B)의 클럭주파수를 높이면 높일수록 출력신호의 정밀도를 향상시킬 수 있으므로, 출력펄스 신호를 지연시킬 때에 지연시간의 정밀도를 요하는 응용분야 및 지연된 펄스의 폭을 변화시켜 처리하는 여러 시스템에 사용할 수 있는 유익한 이점이 있다.

Claims (1)

1. 입력펄스에 따라 카운터부(C)의 카운터를 리세트시키는 초기 리세트(A)와, 공지의 클럭발생부(B)의 출력신호를 클럭입력으로 하여 두 개의 카운팅 펄스를 발생하는 카운터부(C)와,

   상기한 카운터부(C)의 출력신호를 각각 어드레스 입력으로 하여 프로그램된 데이타를 출력하는 롬(ROM1, ROM2)으로 구성된 지연 프로그램부(D)와, 상기 롬(ROM1, ROM2)의 출력신호를 논리조합하여 출력펄스를 발생시키는 펄스발생부(E)로 구성되는 것을 특징으로 하는 펄스 정밀 지연회로.

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