SU591956A1 - Элемент пам ти - Google Patents

Элемент пам ти

Info

Publication number
SU591956A1
SU591956A1 SU762382371A SU2382371A SU591956A1 SU 591956 A1 SU591956 A1 SU 591956A1 SU 762382371 A SU762382371 A SU 762382371A SU 2382371 A SU2382371 A SU 2382371A SU 591956 A1 SU591956 A1 SU 591956A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
power
storage cell
memory
Prior art date
Application number
SU762382371A
Other languages
English (en)
Inventor
Ирина Николаевна Белякова
Елена Васильевна Бунина
Аля Дмитриевна Вьюгина
Original Assignee
Предприятие П/Я А-3325
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3325 filed Critical Предприятие П/Я А-3325
Priority to SU762382371A priority Critical patent/SU591956A1/ru
Application granted granted Critical
Publication of SU591956A1 publication Critical patent/SU591956A1/ru

Links

Description

(54) ЭЛЕМЕНТ ПАМЯТИ
Изобретение относитс  к автоматике .и вычислительной технике, а именно к элементам пам ти емкостью в один бит. Известны элементы пам ти (ЭП), где в качестве-запоминающего элемента примен ютс  триггеры, подраздел емые.на асинхронные и тактируемые, выполненные на логических элементах 1. Наиболее близок к предлагаемому элемент пам ти, содержащий тактируемый триггер на четырех элементах 2И - НЕ и шины питани  и нулевого потенциала 2. Дл  работы этих схем необходим генератор тактовых импульсов, что усложн ет схему и неприемлемо дл  малогабаритной аппаратуры. Эти схемы неустойчивы против помех и малостабильны , так как дл  устойчивой их работы необходимы определенные временные соотношени  между тактирующим импульсом и информационным сигналом. Цель изобретени  - повышение помехозащищенности схемы. Это достигаетс  тем, что в элемент пам ти введены делители напр жени  и дифференцирующа  RC-цепь, входы которых подклю11ены соответственно к шине питани  и к шине нулевого потенциала, а выходы - ко входам тактируемого триггера. Схема элемента пам ти приведена на чертеже . Тактируемый триггер I состоит из элементов 2И - НЕ 2-5. Вход 6. элемента 2 подключен через делитель напр жени  7 на резисторах 8, 9 к шине питани  и  вл етс  информационным входом (U-вход). Вход 10 этого же элемента подключен через дифференцирующую RC-цепь Г1 к шине питани  и соединен со входом 12 элемента 5 и с выходом 13 элемента 2И - НЕ 4. Выход 14 элемента 2И - НЕ 2 соединен со входами 15 и 16 соответствующих элементов 2И - НЕ 3 и 4. Вход 17 элемента 2И - НЕ 3 подключен через делитель напр жени  18 на резисторах 19 и 20 к щине питани  21. Выход 22 элемента 2И - НЕ 3 соединен со входом 23 элемента 2И - НЕ 5, а выход 24 последнего соединен со входом 25 элемента 2И - НЕ 4. При подаче на предложенный элемент пам ти питани  он устанавливаетс  в исходное состо ние . При подаче питани  на вход 6 элемента 2И - НЕ 2 заводитс  посто нна  логическа  единица, а на входе 10 этого же элемента в момент включени  питани  за счет дифференцирующей цепи 11 по вл етс  кратковременно действующа  логическа  единица, котора  за.
счет св зи входа 10 элемента 2И - НЕ 2 со входом 12 элемента 2И - НЕ 5 и выходом 13 элемента 2И - НЕ 4 передаетс  на выход 13. На выходе И элемента 2И - НЕ 2 после подачи питани  устанавливаетс  нуль, который за счет св зи передаетс  на вход 15 элемента 2И - НЕ 3, а вследствие того, что на вход 17 этого элемента заводитс  посто нна  логическа  единица, на его выходе 22 устанавливав &ТСЯ единица. На выходе 24 элемента 2И - НГ 5 устанавливаетс  нуль вследствие того, что на его входе 23 имеетс  единица, а на входе 12 - единица за счет св зи. На выходе 13 элемента 2И - НЕ 4 устанавливаетс  логическа  единица вследствие того, что на его входах 16.и 25 действует логический нуль.
Следовательно, в результате подачи посто нных и кратковременно действующих логических единиц, а также благодар  св зи между выводами 10, 12, 13 элемент пам ти при подаче питани  устанавливаетс  в исходное состо ние . При этом на выходе 13 элемента 2И - НЕ 4 устанавливаетс  логическа  единица, а на выходе 24 элемента 2И - НЕ 5 - нуль. Св зь между выводами 10, 12, 13 ускор ет установление элемента пам ти в исходное состо ние при включении питающего напр жени , а затем удерживает его в этом состо нии до прихода информационного сигнала.
При подаче на вход отрицательного импульса элемент пам ти перебрасываетс  в противоУйхоЭ J
2/
гУ
положное состо ние и оп ть вследствие св зи между выводами 10, 12, 13 удерживаетс  в этом состо нии до сн ти  питани .
Предлагаемый элемент пам ти устанавливаетс  в исходное состо ние при подаче на него питани , реагирует лишь на первый импульс при подаче на его вход последовательности импульсов. Дл  устойчивой его работы не нужны тактирующие импульсы, следовательно, не нужен генератор тактовых импульсов. Дл  возвращени  элемента пам ти в исходное состо ние необходимо сн ть с него и затем повторно подать питающее напр жение.

Claims (2)

1.Букреев И. Н. и др. Микроэлектронные схемы цифровых устройств, М., 1973, с. 52-76.
2.Патент, ГДР № 105684, 21 а 37/58, 1971.
ВыхоЭ „
дыход„О
SU762382371A 1976-07-12 1976-07-12 Элемент пам ти SU591956A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762382371A SU591956A1 (ru) 1976-07-12 1976-07-12 Элемент пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762382371A SU591956A1 (ru) 1976-07-12 1976-07-12 Элемент пам ти

Publications (1)

Publication Number Publication Date
SU591956A1 true SU591956A1 (ru) 1978-02-05

Family

ID=20669267

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762382371A SU591956A1 (ru) 1976-07-12 1976-07-12 Элемент пам ти

Country Status (1)

Country Link
SU (1) SU591956A1 (ru)

Similar Documents

Publication Publication Date Title
US4901076A (en) Circuit for converting between serial and parallel data streams by high speed addressing
US2951230A (en) Shift register counter
Lancaster et al. CMOS cookbook
KR950008491B1 (ko) 자동차용 입력인터페이스
US2769971A (en) Ring checking circuit
US3075089A (en) Pulse generator employing and-invert type logical blocks
SU591956A1 (ru) Элемент пам ти
US3541356A (en) Rs,jk flip-flop building block for logical circuits
US3648275A (en) Buffered analog converter
US3171986A (en) Passive analog holding circuit
US3155959A (en) Timed output pulse providing device responsive to digital input signals
GB981164A (en) Electronic memory system and switch arrangement therefor
US4180797A (en) Digital comparator constructed of IIL
JPS5811340U (ja) 任意周波数発生装置
SU1597972A1 (ru) Устройство дл автоматического контрол гальванически св занных аккумул торов
US2828418A (en) Data storage devices
RU1772898C (ru) Резервированный генератор импульсов
KR860001361Y1 (ko) 모노 멀티바이브레이터
KR950015048B1 (ko) 파워 온 리세트 회로
JPH11214973A (ja) リセット回路
SU653747A2 (ru) Двоичный счетчик
SU857984A1 (ru) Генератор псевдослучайной последовательности
SU1226616A1 (ru) Помехоустойчивый триггер
RU1811004C (ru) Реверсивный двоичный счетчик
RU2105357C1 (ru) Сдвигающий регистр