KR0117252Y1 - 동기감시회로 - Google Patents

Abstract

본 고안은 동기감시회로에 관한 것으로, 전자 교환기의 서브 하이웨이를 통해 공급되는 프레임 동기신호와 클럭간의 동기여부를 효과적으로 감시할 수 있으므로 전자 교환기에서 전송 데이타 손실의 원인을 신속히 발견할 수 있게 한다.

Description

동기감시회로

제 1 도는 종래의 프레임 동기신호 감시회로와 클럭 감시회로의 구성도.

제 2 도는 제 1 도에 도시된 프레임 동기신호 감시회로와 클럭 감시회로의 동작을 설명하기 위한 타이밍도.

제 3 도는 본 고안에 의한 동기감시회로의 구성도.

제 4 도는 제 3 도에 도시된 동기감시회로의 동작을 설명하기 위한 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

10, 20 : 재트리거 단안정 멀티 바이브레이터

30, 32, 33, : 인버터31 : 동기 2진 카운터

34, 35 : OR 게이트36~39 : D 플립플롭

본 고안은 동기감시회로에 관한 것으로, 특히 전자 교환기의 서브하이웨이(sub-highway)를 통해 공급되는 프레임 동기신호와 클럭간의 위상 동기가 일치하는지의 여부를 감시하도록 한 동기감시회로에 관한 것이다.

종래의 프레임 동기신호 감시회로와 클럭 감시회로는 제 1 도에 도시된 바와 같이 이루어진다. 프레임 동기신호 감시회로는 제 2 도의 (A)에 도시된 바와 같이 재트리거 단안정 멀티 바이브레이터(10; Retriggerable Monostable Multivibrator), 저항(R1,R2) 및 콘덴서(C1)로 연결구성되어 8KHz 프레임 동기신호의 공급중단여부를 감시한다. 클럭 감시회로는 제 1 도의 (B)에 도시된 바와 같이 재트리거 단안정 멀티 바이브레이터(20), 저항(R3,R4) 및 콘덴서(C2)로 연결 구성되어 4MHz 클럭의 공급중단 여부를 감시한다.

재트리거 단안정 멀티 바이브레이터(10,20)는 입력단(A1,A2)에 제 2 도의 (a)와 같은 형태의 프레임 동기신호 또는 클럭이 공급되면 출력단(Q1,Q2)를 통해 제 2 도의 (b)에 도시된 형태의 펄스를 출력한다. 출력 펄스의 폭(TW)은 외부저항(R1,R3)과 콘덴서(C1,C2)의 값에 따라 정해지는데 다음 식과 같이 정해진다.

TW = k·R·C

(여기서, R=저항값, C=콘덴서 용량값, k=승수인자 이며, C≥1μF 일 때 k=0.33이 됨)

재트리거 단안정 멀티 바이브레이터(10,20)는 제 2 도에 도시된 바와 같이 트리거될 때마다 펄스폭 TW를 갖는 펄스를 출력하는데 펄스폭 TW 이후 점선 표시된 바와 같이 로우레벨로 되기 전에 재트리거되면 출력은 계속 하이레벨을 유지하게 된다. 재트리거 단안정 멀티 바이브레이터(10,20)는 출력을 하이레벨로 유지하는 중에 프레임 동기신호 또는 클럭의 공급이 중단되면 출력을 로우레벨로 전환한다.

이상 설명한 바와 같이, 종래에는 프레임 동기신호와 클럭의 공급중단여부를 감시할 수 있었으나 프레임 동기신호와 클럭간의 동기가 일치하는지의 여부를 감시할 수 없었으므로 프레임 동기신호와 클럭간의 동기 불일치에 기인하여 전송 데이타가 손실되는 경우 그 원인을 신속히 감시할 수 없게 되는 문제점이 있다.

본 고안은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 프레임 동기신호와 클럭간의 동기일치여부를 감시함으로써 전송 데이타 손실의 원인을 신속히 발견할 수 있도록 한 동기감시신호를 제공하는데 목적이 있다.

이와 같은 목적을 달성하기 위하여, 본 고안은 클럭을 반전시켜 출력하는 제 1 인버터, 인에이블단 및 클리어단에 공급된 프레임 동기신호와 상기 제 1 인버터로부터 클럭단에 공급된 클럭에 따라 카운팅 동작하여 제 1 내지 제 4 출력단을 통해 펄스를 출력하는 동기 2진 카운터, 상기 동기 2진 카운터의 제 2 출력단으로부터 공급된 펄스를 반전시키는 제 2 인버터, 상기 동기 2진 카운터의 제 1, 제 2 및 제 3 출력단으로부터 공급된 펄스와 상기 제 2 인버터로부터 공급된 펄스를 논리합하여 출력하는 제 1 OR 게이트, 상기 프레임 동기신호를 반전시키는 제 3 인버터, 상기 제 1 OR 게이트로부터 입력단에 공급된 펄스와 상기 제 3 인버터로부터 클럭단에 공급된 클럭에 따라 소정레벨의 신호를 출력하는 제 1 D 플립플롭, 입력단에 공급된 프레임 동기신호와 상기 제 1 OR 게이트로부터 클럭단에 공급된 펄스에 따라 소정레벨의 신호를 출력하는 제 2 D 플립플롭, 상기 제 1 인버터로부터 입력단에 공급된 클럭과 상기 제 3 인버터로부터 클럭단에 공급된 프레임 동기신호에 따라 소정레벨의 신호를 출력하는 제 3 D 플립플롭, 상기 제 1 인버터로부터 입력단에 공급된 클럭과 클럭단에 공급된 프레임 동기신호에 따라 소정레벨의 신호를 출력하는 제 4 D 플립플롭(39) 및 상기 제 1 내지 제 4 D 플립플롭으로부터 공급된 신호를 논리합하여 출력하는 제 2 OR 게이트를 구비하는 것을 특징으로 하는 동기감시회로를 제공한다.

이하 첨부된 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.

제 3 도는 본 고안에 의한 동기감시회로의 구성도이며, 제 4 도는 제 3 도에 도시된 동기감시회로의 동작을 설명하기 위한 타이밍도이다.

본 고안에 의한 동기감시회로는 제 3 도에 도시된 바와 같이 인버터(30,32,33), 동기 2진 카운터(31), OR 게이트(34,35) 및 D 플립플롭(36~39)으로 연결 구성된다. 인버터(30)는 40MHz클럭을 공급받고 그의 출력단은 동기 2진 카운터(31)에 접속된다. 동기 2진 카운터(31)는 클럭단(CLK)에 인버터(30)의 출력단에 접속되고, 인에이블단(ENT,ENP) 및 클리어단()에 8KHz 프레임 동기신호가 접속되며, 출력단(QA,QC,QD)에 OR 게이트(34)의 입력단이 직접접속되고 출력단(QB)에 인버터(32)를 통해 OR 게이트(34)의 입력단이 접속된다. D 플립플롭(36)은 입력단(D)에 OR 게이트(34)의 출력단이 접속되고, 클럭단(CLK)에 인버터(33)의 출력단과 D 플립플롭(38)의 클럭단이 접속되며, 출력단(Q)에 OR 게이트(35)의 입력단이 접속된다. D 플립플롭(37)은 입력단(D)에 8KHz 프레임 동기신호가 접속되고, 클럭단(CLK)에 OR 게이트(34)의 출력단이 접속되며, 출력단(Q)에 OR 게이트(35)의 입력단이 접속된다. D 플립플롭(38)은 입력단(D)에 인버터(30)의 출력단과 D 플립플롭(39)의 입력단(D)이 접속되고, 클럭단(CLK)에 인버터(33)의 출력단과 D 플립플롭(36)의 클럭단(CLK)이 접속되며, 출력단(Q)에 OR 게이트(35)의 입력단이 접속된다. D 플립플롭(39)은 입력단(D)에 인버터(30)의 출력단과 D 플립플롭(38)의 입력단(D)이 접속되고, 클럭단(CLK)에 8KHz 동기신호, D 플립플롭(37)의 입력단 및 인버터(33)의 입력단이 접속되며, 출력단(Q)에 OR 게이트(35)의 입력단이 접속된다.

인버터(30)는 제 4 도의 (b)와 같은 4MHz 클럭을 반전시켜 제 4 도의 (c)와 같은 형태로 동기 2진 카운터(31) 측으로 출력한다. 동기 2진 카운터(31)는 인버터(30)로부터의 제 4 도의 (c)와 같은 4MHz 클럭과 제 4 도의 (a)와 같은 8KHz 프레임 동기신호를 공급받아 카운팅 동작하여 출력단(QA)를 통해 제 4 도의 (d)과 같은 형태의 펄스를 출력하고 출력단(QB)를 통해 제 4 도의 (e)와 같은 형태의 펄스를 출력한다. OR 게이트(34)는 동기 2진 카운터(31)의 출력단(QA,QC,QD)으로부터 공급된 펄스와 출력단(QB)로부터 인버터(31)를 통해 공급된 펄스를 논리합하여 제 4 도의 (g)와 같은 형태로 출력한다. D 플립플롭(36)은 OR 게이트(34)로부터 입력단(D)에 공급된 제 4 도의 (g)와 같은 펄스신호와 인버터(33)로부터 클럭단(CLK)에 공급된 반전된 8KHz 프레임 동기신호에 다라 출력단(Q)를 통해 OR 게이트(35) 측으로 로우레벨의 신호를 출력한다. D 플립플롭(37)은 입력단(D)에 공급된 제 4 도의 (a) 8KHz 프레임 동기신호와 OR 게이트(34)로부터 클럭단(CLK)에 공급된 제 4 도의 (g)와 같은 펄스에 따라 출력단(Q)을 통해 OR 게이트(35) 측으로 로우레벨의 신호를 출력한다. D 플립플롭(38)은 인버터(30)로부터 입력단(D)에 공급된 제 4 도의 (c)와 같은 반전된 4MHz 클럭과 인버터(33)로부터 클럭단(CLK)에 공급된 반전된 8KHz 프레임 동기신호에 따라 출력단(Q)을 통해 OR 게이트(35) 측으로 로우레벨의 신호를 출력한다. D 플립플롭(39)은 인버터(30)로부터 입력단(D)에 공급된 제 4 도의 (c)와 같은 반전된 4MHz 클럭과 클럭단(CLK)에 공급된 제 4 도의 (a)와 같은 8KHz 프레임 동기신호에 따라 출력단(Q)을 통해 OR 게이트(35) 측으로 로우레벨의 신호를 출력한다. 이때, OR 게이트(35)는 D 플립플롭(36~39)으로부터 로우레벨신호를 공급받아 로우레벨신호를 출력함으로써 4MHz 클럭과 8KHz 프레임 동기신호간의 동기가 일치됨을 알리게 된다.

그러나, 4MHz 클럭과 8KHz 프레임 동기신호의 동기가 일치되지 않는 경우 8KHz 프레임 동기신호의 펄스폭이 변화되거나 반전된 4MHz 클럭의 상승엣지(rising edge) 및 하강엣지(falling edge)가 변동되므로 D 플립플롭(36~39) 중의 한개 이상이 하이레벨 신호를 OR 게이트(35) 측으로 출력한다. 이에따라, OR 게이트(35)는 하이레벨신호를 출력함으로써 4MHz 클럭과 8KHz 프레임 동기신호간의 동기가 불일치됨을 알리게 된다.

이상 설명한 바와 같이, 본 고안은 전자 교환기의 서브하이웨이를 통해 공급되는 프레임 동기신호와 클럭간의 동기 일치여부를 효과적으로 감시할 수 있으므로 전자 교환기에서 전송데이타 손실의 원인을 신속히 발견할 수 있게 한다.

Claims (1)

1. 동기감시회로에 있어서,

   클럭을 반전시켜 출력하는 제 1 인버터(30), 인에이블단(ENT,ENP) 및 클리어단()에 공급된 프레임 동기신호와 상기 제 1 인버터(30)로부터 클럭단(CLK)에 공급된 클럭에 따라 카운팅 동작하여 제 1 내지 제 4 출력단(QA~QD)을 통해 펄스를 출력하는 동기 2진 카운터(31), 상기 동기 2진 카운터(31)의 제 2 출력단(QB)으로부터 공급된 펄스를 반전시키는 제 2 인버터(32), 상기 동기 2진 카운터(31)의 제 1, 제 2 및 제 3 출력단(QA,QC,QD)으로부터 공급된 펄스와 상기 제 2 인버터(32)로부터 공급된 펄스를 논리합하여 출력하는 제 1 OR 게이트(34), 상기 프레임 동기신호를 반전시키는 제 3 인버터(33), 상기 제 1 OR 게이트(34)로부터 입력단(D)에 공급된 펄스와 상기 제 3 인버터(33)로부터 클럭단(CLK)에 공급된 클럭에 따라 소정레벨의 신호를 출력하는 제 1 D 플립플롭(36), 입력단(D)에 공급된 프레임 동기신호와 상기 제 1 OR 게이트(34)로부터 클럭단(CLK)에 공급된 펄스에 따라 소정레벨의 신호를 출력하는 제 2 D 플립플롭(37), 상기 제 1 인버터(30)로부터 입력단(D)에 공급된 클럭과 상기 제 3 인버터(33)로부터 클럭단(CLK)에 공급된 프레임 동기신호에 따라 소정레벨의 신호를 출력하는 제 3 D 플립플롭(38), 상기 제 1 인버터(30)로부터 입력단(D)에 공급된 클럭과 클럭단(CLK)에 공급된 프레임 동기신호에 따라 소정레벨의 신호를 출력하는 제 4 D 플립플롭(39) 및, 상기 제 1 내지 제 4 D 플립플롭(36~39)으로부터 공급된 신호를 논리합하여 출력하는 제 2 OR 게이트(35)를 구비하는 것을 특징으로 하는 동기감시회로.