JPH03263976A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPH03263976A JPH03263976A JP6304790A JP6304790A JPH03263976A JP H03263976 A JPH03263976 A JP H03263976A JP 6304790 A JP6304790 A JP 6304790A JP 6304790 A JP6304790 A JP 6304790A JP H03263976 A JPH03263976 A JP H03263976A
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- JP
- Japan
- Prior art keywords
- signal
- period
- level
- synchronizing signal
- counter
- Prior art date
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- Pending
Links
- 238000000926 separation method Methods 0.000 title claims description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＴＶ等の画面にキャラクタ表示させる画面表
示回路内蔵のＩＣに必要な同期分離回路に関し１％に同
期分離をデジタルで行う同期分離回路を提供するもので
ある。
示回路内蔵のＩＣに必要な同期分離回路に関し１％に同
期分離をデジタルで行う同期分離回路を提供するもので
ある。
第３図は従来の同期分離回路のブロック図を示す。図に
おいて、１７は第１のインノく−２回路、１８は第２の
インバータ回路、１９は抵抗、加はコンデンサである。
おいて、１７は第１のインノく−２回路、１８は第２の
インバータ回路、１９は抵抗、加はコンデンサである。
第４図は第３図の同期分離回路の各タイミングを示した
波形図である。第３図および第４図はタイミングを説明
するために信号Ｊおよび信号Ｋを図示の通りに設定する
。
波形図である。第３図および第４図はタイミングを説明
するために信号Ｊおよび信号Ｋを図示の通りに設定する
。
次に動作について説明する。第４図に示すデジタルの水
平同期信号（以下Ｂ信号と呼ぶ）を抵抗１９およびコン
デンサ加でつくられたローノくスフイルターを通すこと
で第４図の信号Ｊを得る。この場合、抵抗１９およびコ
ンデンサ加は特定の定数を持つ必要がある。信号Ｊは第
１のイン／イータ回路１７を通して信号Ｋを出力し、信
号２は第２のインバータ回路１８を通して垂直同期信号
（以下Ｖ信号と呼ぶ）を出力する。
平同期信号（以下Ｂ信号と呼ぶ）を抵抗１９およびコン
デンサ加でつくられたローノくスフイルターを通すこと
で第４図の信号Ｊを得る。この場合、抵抗１９およびコ
ンデンサ加は特定の定数を持つ必要がある。信号Ｊは第
１のイン／イータ回路１７を通して信号Ｋを出力し、信
号２は第２のインバータ回路１８を通して垂直同期信号
（以下Ｖ信号と呼ぶ）を出力する。
次だし抵抗１９およびコンデンサ２０の定数によって、
第４図の信号Ｊのなまシ方が異なるため第１のインバー
タ回路１７より出力する信号に１および第２のインバー
タ回路１８より出力するＶ信号と元のＨ信号中の垂直同
期期間のずれが一定でなくなるっま九、この同期分離回
路を使って画面表示回路内蔵のＩＣを動作させる場合、
このＩＣにはＨ信号、■信号の２本のインターフェース
が必要となる。
第４図の信号Ｊのなまシ方が異なるため第１のインバー
タ回路１７より出力する信号に１および第２のインバー
タ回路１８より出力するＶ信号と元のＨ信号中の垂直同
期期間のずれが一定でなくなるっま九、この同期分離回
路を使って画面表示回路内蔵のＩＣを動作させる場合、
このＩＣにはＨ信号、■信号の２本のインターフェース
が必要となる。
従来の同期分離回路は以上のように構成されていたので
、抵抗１９とコンデンサ２０の定数によって発生するＶ
信号と元のＢ信号中の垂直同期期間でずれが出来てしま
い、その上Ｖ信号と元のＢ信号中の垂直同期期間でのず
れが一定にならず、また画面表示回路内蔵のＩＣを動作
させる場合Ｈ信号セよびＶ信号の２本のインターフェー
スが必要となる等の問題点かあつ九。
、抵抗１９とコンデンサ２０の定数によって発生するＶ
信号と元のＢ信号中の垂直同期期間でずれが出来てしま
い、その上Ｖ信号と元のＢ信号中の垂直同期期間でのず
れが一定にならず、また画面表示回路内蔵のＩＣを動作
させる場合Ｈ信号セよびＶ信号の２本のインターフェー
スが必要となる等の問題点かあつ九。
この発明は上記のような問題点を解決するためになされ
たもので、画面表示回路内蔵のＩＣにＨ信号のみの入力
で動作させるために、デジタル回路を用いてざらにＶ信
号と元のＢ信号中の垂直同期期間のずれが一定の同期分
離回路を得ることを目的とする。
たもので、画面表示回路内蔵のＩＣにＨ信号のみの入力
で動作させるために、デジタル回路を用いてざらにＶ信
号と元のＢ信号中の垂直同期期間のずれが一定の同期分
離回路を得ることを目的とする。
この発明に係る同期分離回路は、Ｈ信号の垂直同期期間
の中は第１の電源レベル（以下Ｌレベルと呼ぶ）が時間
的に短いことを利用して、■信号のはじまシと終わりを
検出してＶ信号を構成するようにしたものである。
の中は第１の電源レベル（以下Ｌレベルと呼ぶ）が時間
的に短いことを利用して、■信号のはじまシと終わりを
検出してＶ信号を構成するようにしたものである。
この発明における同期分離回路は、デジタル回路で構成
されているので画面表示回路内蔵のＩＣに内蔵すること
が可能であり、更にこの画面表示回路内蔵のｒＣにＨ信
号入力のみで動作式せることか可能となり、発生したＶ
信号と元のＢ信号中の垂直同期期間のずれが一定となる
う 〔実施例〕 以下、この発明の一実施例を図について説明する。
されているので画面表示回路内蔵のＩＣに内蔵すること
が可能であり、更にこの画面表示回路内蔵のｒＣにＨ信
号入力のみで動作式せることか可能となり、発生したＶ
信号と元のＢ信号中の垂直同期期間のずれが一定となる
う 〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による同期分離回路のブロ
ック図で、図において、１はクロックを入力としてリセ
ットがＨレベルになるとカウントを開始し垂直同期期間
のＬレベル期間よりも長く等化期間のＬレベル期間より
も短い時間でオーバー７０−信号が発生するカウンタ、
２はカウンタ１のオーバーフロー信号をＨ信号の立ち上
がりでラッチしその反転した信号を出力するＤ型フリッ
プ７０ツブ（以下Ｄ−Ｆ／Ｆと呼ぶ）である。
ック図で、図において、１はクロックを入力としてリセ
ットがＨレベルになるとカウントを開始し垂直同期期間
のＬレベル期間よりも長く等化期間のＬレベル期間より
も短い時間でオーバー７０−信号が発生するカウンタ、
２はカウンタ１のオーバーフロー信号をＨ信号の立ち上
がりでラッチしその反転した信号を出力するＤ型フリッ
プ７０ツブ（以下Ｄ−Ｆ／Ｆと呼ぶ）である。
第２図は第１図の回路の各タイミングを示した波形図で
ある。
ある。
次に動作について説明する。まず、通常の水平同期期間
、等化期間でのＬレベルの期間、つまりＢ信号のＬレベ
ルの期間はカウンタｌはカウントを開始する。このＬレ
ベルの期間は十分長いのでカウンタ１はオーバーフロー
し、オーバーフロー信号はＨレベルになる。次のＢ信号
の立ち上がりで、このオーバー７０−信号はＤ−Ｆ／Ｆ
２にラッチされ、その反転した信号（Ｌレベル）が■信
号として出力でれる。Ｈ信号がＢレベルになるとカウン
タ１をリセットする。これを繰り返すうちに垂直同期期
間になる。この垂直同期期間はＬレベルの期間が短いた
め、カウンタ１はカラントラ開始してオーバーフローす
る前にＤ−Ｆ／Ｆ２にラッチされ、■信号はＨレベルに
なる。垂直同期期間が終わシ等化期間になると、再びＬ
レベルの期間が長くなりカウンタ１はオーバーフローし
、■信号はＬレベルになる。
、等化期間でのＬレベルの期間、つまりＢ信号のＬレベ
ルの期間はカウンタｌはカウントを開始する。このＬレ
ベルの期間は十分長いのでカウンタ１はオーバーフロー
し、オーバーフロー信号はＨレベルになる。次のＢ信号
の立ち上がりで、このオーバー７０−信号はＤ−Ｆ／Ｆ
２にラッチされ、その反転した信号（Ｌレベル）が■信
号として出力でれる。Ｈ信号がＢレベルになるとカウン
タ１をリセットする。これを繰り返すうちに垂直同期期
間になる。この垂直同期期間はＬレベルの期間が短いた
め、カウンタ１はカラントラ開始してオーバーフローす
る前にＤ−Ｆ／Ｆ２にラッチされ、■信号はＨレベルに
なる。垂直同期期間が終わシ等化期間になると、再びＬ
レベルの期間が長くなりカウンタ１はオーバーフローし
、■信号はＬレベルになる。
なお、上記実施例ではＨ信号およびＶ信号をハイ（Ｅｉ
ｇｈ ）アクティブとして説明したが、ａつ（Ｌｏｗ
）アクティブの信号であっても極性を変えるのみでよい
。また、ラッチ回路としてＤ−Ｆ／Ｆ２を用いたが、Ｈ
レベルかあるいけＬレベルかｔＳ定のタイミングで記憶
可能なものであればどのようなものでもよい。
ｇｈ ）アクティブとして説明したが、ａつ（Ｌｏｗ
）アクティブの信号であっても極性を変えるのみでよい
。また、ラッチ回路としてＤ−Ｆ／Ｆ２を用いたが、Ｈ
レベルかあるいけＬレベルかｔＳ定のタイミングで記憶
可能なものであればどのようなものでもよい。
以上のようにこの発明によれば、Ｂ信号のＬレベルの期
間が短いものを判定してＶ信号を発生する同期分離回路
をデジタル回路で構成したので。
間が短いものを判定してＶ信号を発生する同期分離回路
をデジタル回路で構成したので。
画面表示回路内蔵のＩＣに内蔵可能であシ、更にＨ信号
のみの入力で動作させることが可能となりＩＣのピンの
節約になる。また、発生し７ｔＶ信号と元のＨ信号の垂
直同期期間のずれが一定となシ、ジッタ等の影響がなく
なるなどの効果がある。
のみの入力で動作させることが可能となりＩＣのピンの
節約になる。また、発生し７ｔＶ信号と元のＨ信号の垂
直同期期間のずれが一定となシ、ジッタ等の影響がなく
なるなどの効果がある。
第１図はこの発明の一実施例による同期分離回路のブロ
ック図、第２図は第１図の同期分離回路のタイミング波
形図、第３図は従来の同期分離回路のブロック図、第４
図は第３図の同期分離回路のタイミング波形図である。 図において、１はカウンタ、２はＤ−Ｆ／Ｆを示す。
ック図、第２図は第１図の同期分離回路のタイミング波
形図、第３図は従来の同期分離回路のブロック図、第４
図は第３図の同期分離回路のタイミング波形図である。 図において、１はカウンタ、２はＤ−Ｆ／Ｆを示す。
Claims (1)
- ＴＶ信号等で用いている同期信号つまり水平同期信号よ
り、垂直同期信号を分離する同期分離回路において、水
平同期信号中の垂直同期期間の第１の電源レベル期間よ
りも長く水平同期期間および等化期間の上記第１の電源
レベル期間よりも短い一定の時間をカウントする手段と
、上記第１の電源レベル期間の長さを判定した信号を水
平同期信号の変化点で一時記憶し出力することで垂直同
期信号を発生する手段とを備えたことを特徴とする同期
分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304790A JPH03263976A (ja) | 1990-03-13 | 1990-03-13 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304790A JPH03263976A (ja) | 1990-03-13 | 1990-03-13 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263976A true JPH03263976A (ja) | 1991-11-25 |
Family
ID=13218031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304790A Pending JPH03263976A (ja) | 1990-03-13 | 1990-03-13 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263976A (ja) |
-
1990
- 1990-03-13 JP JP6304790A patent/JPH03263976A/ja active Pending
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