JPH05299984A - 周波数逓倍回路及び画面表示装置 - Google Patents

Abstract

(57)【要約】 【目的】外付けコンデンサが不要で、完全に１チップ化
することが可能な構成の周波数逓倍回路及びこの回路を
有する画面表示装置を実現する。 【構成】逓倍クロック発生回路２１０は、基本クロック
Ａを受けてその立上がり及び立下がりのタイミングで逓
倍信号Ｂを立ち上げる。一致検出回路２３０は、フリッ
プフロップ２２２が逓倍クロックＢを受けて動作したこ
とを検出して一致検出信号Ｆを出力する。すると、フリ
ップフロップ２１１，２２２が初期化されて逓倍信号Ｂ
が立下がる。その結果、基本クロックＡの２倍の周波数
を有し、フリップフロップ２２２を確実に動作させ得る
パルス幅を有する逓倍クロックＢを、コンデンサを用い
ずに発生することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、周波数逓倍回路及び
画面表示装置に関し、詳しくは、テレビジョンやＶＴＲ
等の映像機器のＡＦＣ等に用いられ、基本クロックの立
上がりと立下がりのタイミングでパルスを出力すること
で基本クロックの２倍の周波数の逓倍クロックを発生す
る周波数逓倍回路及びこの周波数逓倍回路を有する画面
表示装置に関する。

【０００２】

【従来の技術】テレビジョン等の映像表示装置において
は、受信した映像信号を表示するためのタイミング信号
として水平同期信号や垂直同期信号等の同期信号を使用
する。このため、ＶＴＲ等の記録装置においては、映像
信号とともに或は映像信号に含まれて各種の同期信号も
記録され、再生時には同期信号も再生されてタイミング
信号として使用される。

【０００３】しかし、ＶＴＲには高速低速再生等の機能
が一般的に採用されており、かかる場合には記録された
同期信号を単純に再生するだけでは再生された同期信号
の周期等が不正確なため、再生された同期信号をそのま
ま用いることができない。例えば、高速再生時には標準
速度との速度比に応じて同期信号を間引かなければなら
ない。そこで、再生された同期信号に代わり、それに同
期する標準の周波数の信号が必要とされる。

【０００４】このような信号を発生するための回路とし
ていわゆるＡＦＣ回路があり、その前段部では、約１
４．３ＭＨｚの基本クロックを受けて一旦２倍の周波数
である約２８．６ＭＨｚに逓倍し、この逓倍クロックを
切換え信号に応じて７分周又は８分周することが行われ
ている。さらに２４３分周することで標準の水平同期の
周波数である１５．７５ＫＨｚの信号が生成される。こ
こで、２８．６ＭＨｚのクロックを専用の発振回路で直
接発生させることをしないのは、正確な周波数で発振す
る発振回路を構成するには高価で大きなサイズの水晶発
振器を要するためである。通常、装置には映像信号受信
などのための基本クロックの発生回路が既に存在してお
り、そこで発生される正確な基本クロックを使用するこ
とで、比較的にコストをかけずに代わりの回路が構成で
きるからである。

【０００５】図５は、そのような回路の従来例であり、
周波数逓倍回路１０と分周回路２０とからなるＡＦＣ回
路の前段部分のブロック図である。ここで、１１はコン
デンサ、１２は抵抗であり、２１，２２，２３，２４，
２５，２６はフリップフロップ、２７はＮＯＲゲートで
ある。逓倍回路１０は、コンデンサ１１と抵抗１２とか
らなる充放電回路いわゆる微分回路等を有して、基本ク
ロックＡの立上がり及び立下がりを検出し、その度に逓
倍クロックＢを出力する。よって、逓倍クロックＢは基
本クロックＡの２倍の周波数となる。

【０００６】分周回路２０は、逓倍クロックＢを受け、
それを７分周又は８分周して生成した分周信号ＥをＡＦ
Ｃ回路の後段部分へ出力する。そのために、フリップフ
ロップ２２，２３，２４，２５，２６とＮＯＲゲート２
７が環状に接続されて逓倍クロックＢを分周するための
カウンタを構成している。さらに、分周比切換え信号Ｃ
をフリップフロップ２１で同期化した信号でフリップフ
ロップ２６が逓倍クロックＢに応じて動作するか否かを
制御することで、７分周するか８分周するかを切換え
る。

【０００７】このような構成の前段部分を有するＡＦＣ
回路は、他に位相検波回路や比較回路等を有して分周比
切換え信号Ｃのデューティ比を制御することにより、必
要な周波数の分周信号Ｅを発生することができる。具体
的に述べると、約１４．３ＭＨｚの基本クロックＡを受
け、逓倍回路１０により約２８．６ＭＨｚの逓倍クロッ
クＢとし、これを７×２４３分周（約１４．６ＫＨｚ）
又は８×２４３分周（約１６．８ＫＨｚ）するが、この
ときに分周比切換え信号Ｃによりこれらの分周比を混合
することで１５．７５ＫＨｚの分周信号Ｅを生成する。

【０００８】

【発明が解決しようとする課題】このように、従来のＡ
ＦＣ回路等においては、固有の発振回路を持たずに既存
の基本クロックを逓倍回路で周波数を２倍にすること
で、必要な周波数の逓倍クロックを生成している。こう
することで水晶発振器の追加が不要となるので、この回
路構成によりコストやサイズ等の制約をクリアしようと
している。しかし、競争の激しいＶＴＲ等においてはコ
ストダウンの要求が強く、特に、カメラ一体型ＶＴＲ等
においてはコストダウンに加えて小形化の要求も極めて
強く、単に水晶発振器を節約しただけでは不十分であ
る。そこで、さらなる要求に答えるためには、高集積化
による回路の１チップ化という技術的手段が図られるこ
ととなる。

【０００９】ところが、逓倍回路を用いた従来の構成の
ＡＦＣ回路では、逓倍回路にコンデンサを必要とするた
め、いかに高集積化を進めても回路基板上にＩＣの他に
外付け部品をも搭載しなければならない。このことは、
組立てコストがそれ以上には下がらないことを意味し、
好ましくない。また、コンデンサはその容量や特性が温
度変化や経時変化しやすく、論理ＩＣに比較すると遥か
に信頼性が低い部品であり、コンデンサで時定数を定め
る回路の構成は、それを採用した装置の長期信頼性の面
からも問題がある。この発明の目的は、このような従来
技術の問題点を解決するためのものであって、完全に１
チップ化することが可能な構成の周波数逓倍回路を実現
し、もって、画面表示装置等のコスト低減及び性能向上
に貢献することにある。

【００１０】

【課題を解決するための手段】この目的を達成するため
のこの発明の周波数逓倍回路の第１の構成は、第１のフ
リップフロップが基本クロックの立上がりのタイミング
で逓倍クロックの１パルスの出力を開始し検出信号を受
けて出力を停止し、第２のフリップフロップが前記基本
クロックの立下がりのタイミングで前記逓倍クロックの
１パルスの出力を開始し前記検出信号を受けて出力を停
止する逓倍クロック発生回路と、前記逓倍クロック発生
回路の出力をクロック入力として受けて入力状態を記憶
する第３のフリップフロップと、前記逓倍クロック発生
回路の出力を受けると、第３のフリップフロップが前記
記憶する動作の完了後の出力値となっていること又は第
３のフリップフロップの入力値と出力値とが一致してい
ることを検出して前記検出信号を出力する検出回路と、
を備えるものである。

【００１１】この発明の周波数逓倍回路の第２の構成
は、上述の構成の逓倍クロック発生回路と、以下の第３
のフリップフロップと検出回路とを備えるものである。
第３のフリップフロップは、前記逓倍クロック発生回路
の出力をクロック入力として受けて動作する１個以上の
第４のフリップフロップを有する順序回路に、第４のフ
リップフロップと同数含まれて第４のフリップフロップ
に１対１に対応し、それぞれ対応する第４のフリップフ
ロップの入力信号とすべき信号を自身の入力信号とし、
それぞれ自身の出力信号を対応する第４のフリップフロ
ップの入力信号として出力する。さらに、第３のフリッ
プフロップは前記逓倍クロック発生回路の出力の立上が
り（又は立下がり）のタイミングで動作し、第４のフリ
ップフロップは前記逓倍クロック発生回路の出力の立下
がり（又は立上がり）のタイミングで動作する。検出回
路は、前記逓倍クロック発生回路の出力を受けると全て
の第３のフリップフロップについて入力値と出力値とが
等しいことを検出し、これを検出信号として逓倍クロッ
ク発生回路に出力する。

【００１２】この発明の画面表示装置の構成は、上述の
構成の逓倍クロック発生回路を有するものである。

【００１３】

【作用】このような第１の構成のこの発明の周波数逓倍
回路又はこの回路を有する画面表示装置にあっては、先
ず、逓倍クロック発生回路において、第１のフリップフ
ロップにより逓倍クロックの１パルスの出力が基本クロ
ックの立上がりで開始され、さらに、第２のフリップフ
ロップにより逓倍クロックの１パルスの出力が基本クロ
ックの立下がりでも開始される。また、検出信号を受け
ると、第１，第２のフリップフロップは何れも逓倍クロ
ックのパルスの出力を停止する。よって、逓倍クロック
のパルスが出力されていない状態では、その後の基本ク
ロックの最初の立上がり又は立下がり何れのタイミング
でも逓倍クロックの１パルスの出力が開始される。次
に、この逓倍クロックのパルスの出力の開始を受けて、
第３のフリップフロップが動作する。そして、検出回路
がその動作完了後の状態を検出して検出信号を出力す
る。すると、この検出信号を受けて、第１，第２のフリ
ップフロップが逓倍クロックの１パルスの出力を停止す
る。つまり、１パルス出力される。

【００１４】以後は、基本クロックの立上がり又は立下
がりが検出される度に上述のことが繰り返される。した
がって、基本クロックを受けてその立上がり又は立下が
りエッジ毎に、すなわち基本クロックの半周期ごとに逓
倍クロックのパルスが出力される。その結果、この発明
では、従来必要とされていた外付けのコンデンサを使用
せずに、ゲート素子とフリップフロップにより逓倍クロ
ックを発生する回路が実現できるので、周波数逓倍回路
を完全に１チップ化することが可能となる。

【００１５】また、第４のフリップフロップを有する他
の順序回路においてこの発明の周波数逓倍回路からの逓
倍クロックを使用するときには、第４のフリップフロッ
プの個数に応じて第３のフリップフロップの個数と検出
回路の入力数とが拡張されて上述の第２の構成の周波数
逓倍回路又はこの回路を有する画面表示装置となり、さ
らに当該順序回路の構成も対応して拡張される。このよ
うな第２の構成の周波数逓倍回路又はこの回路を有する
画面表示装置とすることで、それぞれに対応する第３，
第４のフリップフロップは一対でいわゆるマスタースレ
ーブ構成の１フリップフロップとしての機能を果たすこ
とができる。そして、逓倍クロックの立上がりでマスタ
ー相当の第３のフリップフロップが動作し、その動作が
完了したことを検出回路が検出してから検出信号が出さ
れて逓倍クロックが立下げられるので、第３のフリップ
フロップの動作結果が確実なものとなる。

【００１６】その後、逓倍クロックの立下がりを受けて
スレーブ相当の第４のフリップフロップが動作すること
になるが、第４のフリップフロップの入力は全て一旦第
３のフリップフロップを介すことで安定状態にあるの
で、マスタースレーブ構成の効果によりいわゆるレーシ
ングの現象が発生することもない。したがって、この発
明の構成の周波数逓倍回路は、逓倍クロックを使用する
他の順序回路と協動して、確実に動作することができ
る。よって、その順序回路等とともに１チップＩＣに集
積可能であり、しかも、外付けコンデンサが不要なので
そのＩＣのピンを１つ節約できる。なお、上記説明にお
いて、逓倍クロックの立上がりと立下がりとを入れ替え
ても、単なる論理の対応付けの違いを除き同一の作用効
果である。

【００１７】

【実施例】以下、この発明の第１の構成の周波数逓倍回
路の一実施例について、図面を参照しながら詳細に説明
する。図１は、この発明の基本構成を具体化した周波数
逓倍回路の例であり、図２は、その回路の動作を説明す
るための各信号の波形例である。なお、図１における信
号の符号と図２における信号の符号とは同一の符号をも
って対応付けがなされている。図１で、２１１，２１
２，２２２はフリップフロップ、２１３はＯＲゲート、
２３１はＡＮＤゲート、２３２は否定付きの排他的ＯＲ
ゲートである。

【００１８】フリップフロップ２１１は、第１のフリッ
プフロップの具体例であり、一致検出信号Ｆをリセット
入力端子Ｒに受けて出力値が初期化され（逓倍クロック
のパルス出力を停止し）、基本クロックＡをクロック入
力端子Ｃに受けてその立上がりのタイミングで出力値が
反転される。そして、出力端子Ｑから出力値を信号Ａａ
として出力する（逓倍クロックのパルス出力を開始す
る）。フリップフロップ２１２は、第２のフリップフロ
ップの具体例であり、一致検出信号Ｆをリセット入力端
子Ｒに受けて出力値が初期化され、基本クロックＡをク
ロック入力端子Ｃに受けてその立下がりのタイミングで
出力値が反転される。そして、出力端子Ｑから出力値を
信号Ａｂとして出力する。

【００１９】ＯＲゲート２１３は、フリップフロップ２
１１，２１２の出力である信号Ａａ，Ａｂの論理和を生
成し、それを逓倍クロックＢとして出力する。フリップ
フロップ２１１，２１２とＯＲゲート２１３は逓倍クロ
ック発生回路２１０を構成し、この逓倍クロック発生回
路２１０は上述の構成により基本クロックＡの立上がり
立下がりで逓倍クロックＢのパルスを立ち上げるもので
ある。なお、ワイヤードＯＲ構成を採用した場合にはＯ
Ｒゲート２１３が省略可能である。

【００２０】フリップフロップ２２２は、第３のフリッ
プフロップの具体例としてのＤフリップフロップであっ
て、入力信号Ｈを入力端子Ｄに受け、逓倍クロックＢを
クロック入力端子Ｃに受けてその立上がりのタイミング
で入力信号Ｈの値を取り込んで出力値とする。そして、
出力端子Ｑから出力値を信号Ｊとして出力する。なお、
このフリップフロップはＤタイプに限られるものではな
いが、このタイプを用いると検出回路の構成が容易であ
る。また、フリップフロップ２２２は通常は逓倍クロッ
クＢを用いる他の順序回路に付加されたり、その一部の
フリップフロップを兼用することが多い。

【００２１】排他的ＯＲゲート２３２は、信号Ｈと信号
Ｊとを受けてその値が一致していることを示す信号Ｇを
出力する。フリップフロップ２２２がＤタイプなので入
力値と出力値の一致をもって動作完了確認の信号として
よい。なお、論理の都合でここでは否定付きのものを採
用している。ＡＮＤゲート２３１は、信号Ｇと逓倍クロ
ックＢとを受けて、逓倍クロックＢのパルスを立ち下げ
るタイミングを示す一致検出信号Ｆを発生する。ＡＮＤ
ゲート２３１と排他的ＯＲゲート２３２とが構成する一
致検出回路２３０は検出回路の具体例であり、一致検出
信号Ｆは検出信号の具体例である。

【００２２】次に、図２の波形例を参照しながら図１の
回路の動作を説明する。基本クロックＡが立ち上がると
（波形Ａ参照）、それを受けたフリップフロップ２１１
により信号Ａａが立ち上がる（波形Ａａ参照）。そうす
るとＯＲゲート２１３により逓倍クロックＢも立ち上が
る。このときまでは他の回路からの信号である信号Ｈの
値と以前の値の記憶である信号Ｊとは一致しているか否
かは定まらないが（波形Ｇの破線部分参照）、このとき
からは逓倍クロックＢを受けたフリップフロップ２２２
により信号Ｈ，Ｊは一致するので信号Ｇが出力される
（波形Ｇの実線部分参照）。

【００２３】そして、逓倍クロックＢが“１”のときに
信号Ｇが出力されると、ＡＮＤゲート２３１により、一
致検出信号Ｆが発せられる（波形Ｆ参照）。一致検出Ｆ
をフリップフロップ２１１が受けると、信号Ａａが立下
がり、それに従って逓倍クロックのパルスも立下がる。
このようにして、基本クロックＡの立上がりで、逓倍ク
ロックＢのパルスが１つ発せられる。また、逓倍クロッ
クＢの“０”状態を受けて一致検出信号も停止するの
で、最初の状態に戻る。

【００２４】基本クロックＡの立ち下がりの場合には、
それを受けたフリップフロップ２１２により信号Ａｂが
立ち上がる（波形Ａｂ参照）。そうするとＯＲゲート２
１３により逓倍クロックＢも立ち上がる。以後は、説明
の繁雑な繰り返しを避けるため詳細な説明は割愛する
が、立上がりの場合と同様にして、基本クロックＡの立
下がりでも、逓倍クロックＢのパルスが１つ発せられ
る。

【００２５】したがって、この発明の構成の周波数逓倍
回路では、コンデンサを用いることなく、基本クロック
Ａから２倍の周波数の逓倍クロックＢを生成することが
できる。これにより従来必要であったコンデンサという
外付け部品が不要となるので、周波数逓倍回路を完全に
１チップ化することができる。そうすると、部品点数が
減少した分だけ組立てコストが下がって生産性が向上
し、しかも、信頼性の低いコンデンサを排除した分だけ
信頼性が向上する。

【００２６】図３はこの発明の第２の構成の実施例とし
ての周波数逓倍回路の具体例であり、従来例の図４に対
応するものである。フリップフロップ１１１は第１のフ
リップフロップの具体例であり、フリップフロップ１１
２は第２のフリップフロップの具体例であり、ＮＯＲゲ
ート１１３はゲート回路の具体例であり、これらは逓倍
クロック発生回路１１０を構成する。この逓倍クロック
発生回路１１０は、既述の逓倍クロック発生回路２１０
と同様の構成，作用であり、基本クロックＡの立上がり
立下がりで逓倍クロックのパルスを出力するものであ
る。ただし、論理の都合で負論理の逓倍クロック＊Ｂ
（Ｂに対して反転する信号）を出力する。

【００２７】フリップフロップ１２２ａ，１２３ａ，１
２４ａ，１２５ａは第３のフリップフロップの具体例で
あり、フリップフロップ１２２ｂ，１２３ｂ，１２４
ｂ，１２５ｂは第４のフリップフロップの具体例であ
る。フリップフロップ１２２ａと１２２ｂ、１２３ａと
１２３ｂ、１２４ａと１２４ｂ、１２５ａと１２５ｂ
は、それぞれ対を成してマスタースレーブ構成の１フリ
ップフロップとしての機能を果たすものであり、それぞ
れの対が従来例のそれぞれのフリップフロップ２２，２
３，２４，２５に対応するものである。よって、これら
のフリップフロップ１２２ａ〜１２５ａ，１２２ｂ〜１
２５ｂとフリップフロップ１２１，１２６とゲート１２
７が構成する分周回路１２０は、従来例の分周回路２０
と相似の構成であり、逓倍クロック＊Ｂをクロックとし
て同様の作用により同等の分周信号Ｅを発生することが
できる。

【００２８】一致検出回路１３０は、ゲート１３１，１
３２，１３３，１３４，１３５から構成され、逓倍クロ
ック＊Ｂの立下がりを受けてマスター相当のフリップフ
ロップ１２２ａ〜１２５ａが動作し、フリップフロップ
１２２ａ〜１２５ａのそれぞれが全て入力信号の値と出
力値とが一致すると、一致検出信号Ｆを出力する。この
一致検出信号Ｆを受けて初めてフリップフロップ１１
１，１１２がリセットされて逓倍クロック＊Ｂが立上げ
られるので、マスター側の全ての動作が完了したことが
確認されるまで逓倍クロック＊Ｂのパルス状態が保持さ
れる。これによりマスター側のフリップフロップの動作
結果が確実なものとなる。

【００２９】その後、逓倍クロック＊Ｂの立上がりを受
けて、スレーブ相当のフリップフロップ１２２ｂ〜１２
５ｂが動作する。これらのフリップフロップの入力は全
て一旦マスター側のフリップフロップを介すことで安定
状態にあるので、スレーブ側のフリップフロップ１２２
ｂ〜１２５ｂはいわゆるレーシングを起こすことなく安
定して動作することができる。したがって、逓倍クロッ
ク発生回路１１０と一致検出回路１３０とで構成される
この周波数逓倍回路は、逓倍クロック＊Ｂを使用するた
めに拡張された分周回路１２０と協動して、例えばＡＦ
Ｃ回路の前段として確実に動作することができる。

【００３０】その結果、この発明の構成の周波数逓倍回
路は、外付けコンデンサが不要なので、分周回路等の他
の順序回路やゲート回路などとともに１チップＩＣに集
積することができる。しかも、検出回路が動作完了を確
認するので温度変化の影響を受けることがない。すなわ
ち、コンデンサ使用時における温度変化の影響により逓
倍クロックのパルス幅が変動してフリップフロップの動
作が不安定になるといった不都合が解決され、確実に動
作することができる。よって、信頼性が向上する。

【００３１】また、図４に、コンデンサを用いることな
く基本クロックＡからその逓倍クロックＢを発生するこ
の逓倍回路２１０を有する画面表示装置を示す。ここ
で、３００は一致検出回路２３０等を含んだＡＦＣ回路
であり、これは、逓倍クロックＢから１５．７５ＫＨｚ
のリセット信号Ｇを生成する。また、３１０は画像表示
処理用のＩＣ（ＯＳＤ）であり、これは、逓倍クロック
Ｂの分周クロックをドットクロックとして受けてスーパ
ーインポーズの処理を行う。従来のコンデンサを用いた
逓倍方法では逓倍クロックＢの周期が温度によって変化
することから、この分周クロックの周期が不安定であっ
た。このため、この分周クロックを受けるＩＣ３１０に
関して、かかる温度特性をも考慮して十分に余裕を持っ
て高速に動作するように設計することが必要とされた。

【００３２】これに対し、この発明の逓倍回路２１０で
は、上述の如く基本クロックの立上がり及び立下がりの
タイミングを利用していることから、コンデンサ等が不
要で温度特性による不都合がない。そこで、この発明の
画面表示装置では、分周クロックの温度特性を考慮する
必要がなく、ＩＣ３１０の設計が容易となる。特に、ク
ロックが安定した分だけ処理速度に余裕が生じて、設計
が容易あるいは回路が簡易になる。そして、このＩＣ３
１０によりスーパーインポーズ処理されたビデオ信号が
ディスプレイ上に表示される。

【００３３】

【発明の効果】以上の説明のとおり、この発明の構成の
周波数逓倍回路又はこの回路を有する画面表示装置で
は、外付けコンデンサを使用しないで、逓倍クロックを
発生させることができるので、その回路全体の完全な１
チップ化が実現可能である。その結果、回路基板上に搭
載すべき外付け部品が減って組立てコストが下がり、ま
た、経時変化，温度変化しやすくて信頼性の低い部品が
減るので回路の信頼性が向上するという効果がある。

【図面の簡単な説明】

【図１】図１は、この発明の第１の構成の周波数逓倍回
路の一実施例である。

【図２】図２は、その回路の動作を説明するための各信
号の波形例である。

【図３】図３は、この発明の第２の構成の周波数逓倍回
路を応用した回路の一実施例である。

【図４】図４は、この発明の画面表示装置の一実施例で
ある。

【図５】図５は、従来の構成の周波数逓倍回路を応用し
た回路の一例である。

【符号の説明】

１０ 逓倍回路 １１ コンデンサ １２ 抵抗 ２０ 分周回路 ２１，２２，２３，２４，２５，２６ フリップフロッ
プ ２７ ＮＯＲゲート １１０ 逓倍クロック発生回路 １１１，１１２ フリップフロップ １１３ ＮＯＲゲート １２０ 分周回路 １２１，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ フ
リップフロップ １２４ａ，１２４ｂ，１２５ａ，１２５ｂ，１２６ フ
リップフロップ １２７ ＮＯＲゲート １３０ 一致検出回路 １３１ ＡＮＤゲート（負論理ＮＯＲゲート） １３２，１３３，１３４，１３５ 排他的ＯＲゲート ２１０ 逓倍クロック発生回路 ２１１，２１２ フリップフロップ ２１３ ＯＲゲート ２２２ フリップフロップ ２３０ 一致検出回路 ２３１ ＡＮＤゲート ２３２ 否定付きの排他的ＯＲゲート ３００ ＡＦＣ回路 ３１０ 画面表示処理ＩＣ（ＯＳＤ） Ａ 基本クロック Ｂ 逓倍クロック Ｃ 分周比切換え信号 Ｄ リセット信号 Ｅ 分周信号 Ｆ 一致検出信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１のフリップフロップが基本クロックの
   立上がりのタイミングで逓倍クロックの１パルスの出力
   を開始し検出信号を受けて出力を停止し第２のフリップ
   フロップが前記基本クロックの立下がりのタイミングで
   前記逓倍クロックの１パルスの出力を開始し前記検出信
   号を受けて出力を停止する逓倍クロック発生回路と、前
   記逓倍クロック発生回路の出力をクロック入力として受
   けて入力状態を記憶する第３のフリップフロップと、前
   記逓倍クロック発生回路の出力を受けて第３のフリップ
   フロップが前記記憶する動作の完了後の出力値となって
   いること又は第３のフリップフロップの入力値と出力値
   とが一致していることを検出して前記検出信号を出力す
   る検出回路と、を備えることを特徴とする周波数逓倍回
   路。
2. 【請求項２】請求項１記載の周波数逓倍回路であって、
   前記逓倍クロック発生回路の出力をクロック入力として
   受けて動作する１個以上の第４のフリップフロップを有
   する順序回路に同数の第３のフリップフロップが属して
   第４のフリップフロップに１対１に対応し、それぞれ第
   ４のフリップフロップの入力信号とすべき信号を対応す
   る第３のフリップフロップの入力信号とし、それぞれ第
   ３のフリップフロップの出力信号を対応する第４のフリ
   ップフロップの入力信号とし、第３のフリップフロップ
   は前記逓倍クロック発生回路の出力の立上がり（又は立
   下がり）のタイミングで動作し、第４のフリップフロッ
   プは前記逓倍クロックの立下がり（又は立上がり）のタ
   イミングで動作し、前記検出回路は前記逓倍クロック発
   生回路の出力を受けると全ての第３のフリップフロップ
   について入力値と出力値とが等しいことを検出して前記
   検出信号を出力することを特徴とする周波数逓倍回路。
3. 【請求項３】請求項１又は請求項２記載の周波数逓倍回
   路を有することを特徴とする画面表示装置。