JPH0416990B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、水平同期信号と垂直同期信号及び等
化パルスが混在したインターレース方式のテレビ
ジヨンの複合同期信号から、垂直同期信号を分離
するための同期信号分離回路に関するものであ
る。

［従来の技術］ 第４図は同期信号分離回路の従来例を示し、１
１は低域フイルタ、１２は比較回路であり、比較
回路１２には閾値電圧Vtが入力されている。ま
た、第５図は第４図の各部の信号波形を示してい
る。低域フイルタ１１には複合同期信号Cyが入
力され、Ｈを水平走査時間とすると、映像信号期
間である奇数フイールドFe・偶数フイールドFo
は1H間隔のパルス列となり、垂直同期信号期間
とそれを挾んだ等化パルス期間は（1/2）Ｈ間隔
のパルス列になつている。この等化パルスは垂直
帰線期間で画像が出ない期間も水平発振が安定す
るように、水平同期信号と等化なものとして存在
し、インターレース方式では（1/2）Ｈ間隔であ
る。そして、第５図における複合同期信号Cyの
斜線を施した部分は水平同期信号に相当し、垂直
同期信号期間は等化パルス期間とほぼ逆のデユー
テイ比となつている。従つて、複合同期信号Cy
を低域フイルタ１１に通すと、第５図に示すLP
のような信号波形が得られ、信号LPを閾値電圧
Vtと比較回路１２において比較して垂直同期信
号Vsが得られる。

しかし、この従来方法では信号LPは低域フイ
ルタ１１によつて位相が遅れるため、得られた垂
直同期信号Vsは第５図に示すように、Tdだけ複
合同期信号Csの垂直同期信号より遅れた信号と
なる。またインターレース方式では本来、垂直同
期信号と水平同期信号とは位相が合致、又は後述
するように（1/2）Ｈの位相差で合致している筈
であるものが、従来方法では位相が数10マイクロ
秒ずれてしまうことになる。これは、水平同期信
号と垂直同期信号とを分離した後に、再度合成す
る場合などに不都合を生ずる。このように、低域
フイルタ１１の使用は位相の遅れを発生し、更に
温度や雑音に対して不安定で垂直同期の乱れを生
じさせ易いという欠点がある。

［発明の目的］ 本発明の目的は、従来例のこれらの欠点を解消
するために、低域フイルタを使用せずにデジタル
回路により構成し、位相の遅れを無視できると共
に、安定した垂直同期信号が得られる同期信号分
離回路を提供することにある。

［発明の概要］ 上述の目的を達成するための本発明の要旨は、
水平同期信号と垂直同期信号が混在する同期信号
及び等化パルスを含みかつ前記垂直同期信号の直
前の1/2水平走査時間間隔のパルス数が寄数フイ
ールドと偶数フイールドとで異なるインターレー
ス方式の複合同期信号から前記垂直同期信号を分
離する回路であつて、前記インターレース方式に
おける奇数フイールドと偶数フイールドとを示す
フイールド判別信号を形成するフイールド判別回
路と、前記1/2水平走査時間間隔のパルスを計数
する計数回路と、該計数回路が前記垂直同期信号
の直前の1/2水平走査時間間隔のパルス数に対応
する所定数の計数を行つたことに応答して前縁の
タイミングが決定される前記垂直同期信号を発生
する同期発生回路と、前記フイールド判別信号に
応じて前記所定数を切換える切換回路とを具備す
ることを特徴とする同期信号分離回路である。

［発明の実施例］ 本発明を第１図〜第３図に図示の実施例に基づ
いて詳細に説明する。

第１図は本発明の一実施例を示し、リトリガラ
ブルワンシヨツトマルチバイブレータ１、プリセ
ツトカウンタ２，５、ワンシヨツトマルチバイブ
レータ３，７、Ｄフリツプフロツプ４、マルチプ
レクサ６の各回路から構成され、Ｄ１，Ｄ２，Ｄ
３はプリセツトデータを模擬的に表している。

ここで、複合同期信号ａはマルチバイブレータ
１のトリガ端子TR、プリセツトカウンタ２・プ
リセツトカウンタ５のクロツク端子CK及びＤフ
リツプフロツプ４のデータ端子Ｄに入力されてい
る。マルチバイブレータ１のＱ出力ｂはプリセツ
トカウンタ２・プリセツトカウンタ５のロード端
子に入力され、プリセツトカウンタ２の
Ｑ出力ｃはマルチバイブレータ３のトリガ端子
TRに、マルチバイブレータ３の出力ｄはＤフ
リツプフロツプ４のクロツク端子CKに入力され
ている。また、Ｄフリツプフロツプ４のＱ出力ｅ
はマルチプレクサ６のセレクト端子Ｓに、プリセ
ツトカウンタ５のＱ出力ｆはマルチバイブレータ
７のトリガ端子TRに入力され、マルチバイブレ
ータ７から目的の垂直同期信号ｇを出力するよう
に構成されている。そして、プリセツトデータＤ
１はプリセツトカウンタ２の端子DATAに、プ
リセツトデータＤ２、Ｄ３はそれぞれマルチプレ
クサ６のデータ端子Ａ、Ｂに入力され、マルチプ
レクサ６のデータ出力は出力端子ｙからプリセツ
トカウンタ５の入力データ端子DATAに入力さ
れるようになつている。

これらの各回路の具体的な例としては、例えば
テキサスインストルメンツ社製の集積回路が使用
でき、マルチバイブレータ１は型番SN74163、マ
ルチバイブレータ３，７はSN74221、Ｄフリツプ
フロツプ４はSN7474、マルチプレクサ６は
SN74157、及びこれらの同等品で実現できる。

第２図は第１図各部での信号波形と、プリセツ
トカウンタ２，５の計数値を示し、ハイレベルを
「１」、ロウレベルを「０」としている。複合同期
信号ａは第５図に示したCyと同じであるが、第
２図では１フレーム分を示している。お、斜線を
施した部分は第５図と同様に水平同期信号に相当
する部分である。この第２図から理解できるよう
に、奇数フイールドFeの最後、即ち偶数フイー
ルドFoの前では水平同期信号垂直同期信号と
（1/2）Ｈのずれがあり、インターレースが行われ
ていることが判る。従つて、垂直同期信号の前の
（1/2）Ｈ間隔のパルス列の数は、フイールドによ
つて異なるがフイールドごとには一定である。

この実施例は複合同期信号ａのこの形式を利用
し、フイールド判別信号によりカウンタの計数値
を制御して垂直同期信号の前端を検知し、波形整
形により垂直同期信号を得るものである。第１図
において、マルチバイブレータ１・プリセツトカ
ウンタ２・マルチバイブレータ３・Ｄフリツプフ
ロツプ４は、奇数フイールドFeと偶数フイール
ドFoを判別するフイールド判別回路であり、Ｄ
フリツプフロツプ４の出力ｅによりマルチプレク
サ６を制御し、プリセツトカウンタ５のプリセツ
ト値を切換えることによつてカウンタ５の計数値
を制御している。

マルチバイブレータ１においては、複合同期信
号ａが「０」から「１」になる立上りトリガがか
かつて発振し、この発振パルス幅Twは（1/2）
Ｈ＜Tw＜1Hにセツトされている。また、マル
チバイブレータ１はトリガブルなので１度トリガ
がかかつていれば、パルス幅Tw以内に次のトリ
ガがかかると発振を続ける。従つて、映像信号期
間である奇数フイールドFeと偶数フイールドFo
の期間では、複合同期信号ａは1H間隔のパルス
列なのでマルチバイブレータ１のＱ出力ｂは
「１」、「０」を繰り返すが、（1/2）Ｈ間隔のパル
ス列である等化パルス期間及び垂直同期信号期間
ではＱ出力ｂは「１」のまとる。

プリセツトカウンタ２はデシマルカウンタでも
よいが、本実施例では同期式のバイナリカウンタ
を用いて説明する。このプリセツトカウンタ２は
複合同期信号ａの立上りに同期してプリセツトデ
ータＤ１からのデータ入力の値プリセツトされ
る。マルチバイブレータ１のＱ出力ｂは、複合同
期信号ａの立上りに同期して「１」になるが微小
時間だけ遅延し、複合同期信号ａの立上り時点に
おいてはＱ出力ｂは厳密には「０」であり、その
後「１」になる。従つて、プリセツトカウンタ２
の端子に出力ｂを反転入力させれば、複
合同期信号ａが1H間隔のパルス列である間は、
プリセツトデータＤ１のプリセツト値を「10」と
すると、プリセツトカウンタ２の計数値は第２図
に示すＣ２のようになる。プリセツトカウンタ２
の出力としてはバイナリの５ビツト目を用いるの
で、カウンタ２のＱ出力ｃは計数値Ｃ２が「16」
になつたときに「１」となる。出力ｃとしてより
低いビツトを用いると、プリセツトカウンタ２が
等化パルスの計数を始めてから、次端子
への複合同期信号ａの入力があるまでに、出力ｃ
は「０」、「１」を繰り返してしまうため、出力ｃ
として５ビツト目を選択している。

奇数フイールドFeの前の垂直同期信号は（1/
２）Ｈ間隔のパルスで６パルス目に相当し、偶数
フイールドFoの前の垂直同期信号は同様に７パ
ルス目に相当する。従つて、（1/2）Ｈ間隔のパル
スで６パルス目の立上りの直後の複合同期信号ａ
の状態を調べれば、次が何れのフイールドである
かが判るので、D1＝16−６＝10の値をカウンタ
２にプリセツトする。

６パルス目の立上り直後のタイミングを生成す
るために、カウンタ２のＱ出力ｃの立上りでＤフ
リツプフロツプ４を駆動するが、このときのマル
チバイブレータ３の発振パルス幅Twは（1/2）
Ｈ以下でなければならない。このようにすると、
第２図に示す信号ａ，ｄから判るように、マルチ
バイブレータ３の出力ｄの立上りの時点での複
合同期信号ａは、奇数フイールドFeの前は
「１」、偶数フイールドFoの前は「０」になつて
いる。従つて、ａをＤフリツプフロツプ４のＤ入
力とすれば、Ｄフリツプフロツプ４の出力ｅは第
２図に示すように、奇数フイールドFeの前の垂
直同期信号から偶数フイールドFoの前の垂直同
期信号までは「１」、偶数フイールドFoの前の垂
直同期信号から奇数フイールドFeの前の垂直同
期信号までは「０」であり、フイールド判別信号
となる。

また、プリセツトカウンタ５はプリセツトカウ
ンタ２と全く同様データのプリセツトと計数を行
うカウンタであるが、マルチプレクサ６によつて
プリセツトデータＤ２，Ｄ３がフイールドごとに
選択される。奇数フイールドFeの前においては
Ｄフリツプフロツプ４のＱ出力ｅが「０」とな
り、マルチプレクサ６はプリセツトデータＤ２を
選択し、プリセツトカウンタ５には「10」がプリ
セツトされる。偶数フイールドFoの前において
はＱ出力ｅが「１」となり、マルチプレクサ６は
プリセツトデータＤ３を選択し、カウンタ５には
「９」がプリセツトされる。プリセツトカウンタ
５の出力として、プリセツトカウンタ２と同様に
バイナリの５ビツト目を用いると、プリセツトカ
ウンタ５の計数値が「16」になつたときにプリセ
ツトカウンタ５のＱ出力ｆは「１」になるため、
奇数フイールドFeの前では（1/2）Ｈ間隔のパル
ス列の６パルス目、偶数フイールドFoの前では
（1/2）Ｈ間隔のパルス列の７パルス目でプリセツ
トカウンタ５のＱ出力ｆは「１」となる。

また、垂直同期信号のパルス幅は標準で3Hで
あるので、マルチバイブレータ７の発振パルス幅
を3Hとし、マルチバイブレータ７をカウンタ５
のＱ出力ｆの立上りでトリガをかけると、第２図
に示す垂直同期信号ｇが発生される。複合同期信
号ａから水平同期信号の遅延時間は、プリセツト
カウンタ５とマルチバイブレータ７に依存し、前
述した型番の素子例では高々数10ナノ秒に過ぎ
ず、1Hの標準時間63.5マイクロ秒に比較して
１／1000以下となり無視し得る値である。また、
プリセツトカウンタ２，５については、本実施例
ではバイナリ形式の加算カウンタとして説明した
が、デシマルカウンタ或いは減算カウンタでも実
現可能である。

第３図は本発明の他の実施例であり、第１図の
一部を変更したものである。この第１図ではプリ
セツトカウンタ５のプリセツトデータＤ２，Ｄ３
をＤフリツプフロツプ４の出力ｅ（フイールド判
別信号）により切換えるようにしたが、第３図に
示す実施例では２つのカウンタ８，９にそれぞれ
プリセツトデータＤ２，Ｄ３に相当する、入力カ
ウンタによるプリセツトデータＤ４，Ｄ５を別々
に接続し、カウンタ８，９の出力をマルチプレク
サ１０において、Ｄフリツプフロツプ４のＱ出力
ｅによつて選択して出力ｆを得て、マルチバイブ
レータ７を駆動して垂直同期信号ｇを発生する。
カウンタ８，９の動作は第１図の場合と同様であ
るのでここでは説明する省略する。

また、本実施例ではカウンタをプリセツトカウ
ンタとしたが、カウンタの端子をクリア
端子とし、カウンタの出力各ビツトに適当なデコ
ーダを用いれば、必ずしもプリセツトカウンタで
ある必要はない。

［発明の効果］ 以上説明したように本発明に係る同期信号分離
回路によれば、従来方法の垂直同期信号分離回路
による垂直同期信号の遅れと、温度や雑音に対す
る不安定さを解消し、遅れが殆ど無くかつ安定し
た垂直同期信号を得ることができる。

【図面の簡単な説明】

第１図〜第３図は本発明に係る同期信号分離回
路の一実施例を示し、第１図はそのブロツク回路
構成図、第２図は第１図の各部の信号波形図、第
３図は他の実施例のブロツク回路構成図、第４図
は従来の垂直同期信号分離回路のブロツク回路構
成図、第５図は第４図各部の信号波形図である。 符号１はリトリガラブルワンシヨツトマルチバ
イブレータ、２，５，８，９はプリセツトカウン
タ、３，７はワンシヨツトマルチバイブレータ、
４はＤフリツプフロツプ、６，１０はマルチプレ
クサである。

Claims (1)

1. 【特許請求の範囲】 １ 水平同期信号と垂直同期信号が混在する同期
   信号及び等化パルスを含みかつ前記垂直同期信号
   の直前の1/2水平走基時間間隔のパルス数が寄数
   フイールドと偶数フイールドとで異なるインター
   レース方式の複合同期信号から前記垂直同期信号
   を分離する回路であつて、前記インターレース方
   式における奇数フイールドと偶数フイールドとを
   示すフイールド判別信号を形成するフイールド判
   別回路と、前記1/2水平走査時間間隔のパルスを
   計数する計数回路と、該計数回路が前記垂直同期
   信号の直前の1/2水平走査時間間隔のパルス数に
   対応する所定数の計数を行つたことに応答して前
   緑のタイミングが決定される前記垂直同期信号を
   発生する同期発生回路と、前記フイールド判別信
   号に応じて前記所定数を切換える切換回路とを具
   備することを特徴とする同期信号分離回路。 ２ 前記計数回路をプリセツトカウンタとし、前
   記切換回路は該プリセツトカウンタのプリセツト
   値を前記フイールド判別信号により切換えるよう
   にした特許請求の範囲第１項に記載の同期信号分
   離回路。 ３ 前記計数回路をそれぞれ異る値をプリセツト
   値とする複数個のプリセツトカウンタとし、前記
   切換回路は前記複数個のプリセツトカウンタのそ
   れぞれの出力を前記フイールド判別信号により切
   換えるようにした特許請求の範囲第１項に記載の
   同期信号分離回路。