JPH03132164A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPH03132164A JPH03132164A JP27102889A JP27102889A JPH03132164A JP H03132164 A JPH03132164 A JP H03132164A JP 27102889 A JP27102889 A JP 27102889A JP 27102889 A JP27102889 A JP 27102889A JP H03132164 A JPH03132164 A JP H03132164A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- period
- level
- circuit
- level period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＴＶ等の画面にキャラクタを表示させる画面
表示回路内蔵のＩＣに必要な同期分離回路に関するもの
で、特に同期分離をディジタルで行なう同期分離回路に
関するものである。
表示回路内蔵のＩＣに必要な同期分離回路に関するもの
で、特に同期分離をディジタルで行なう同期分離回路に
関するものである。
第３図は、従来の同期分離回路を示す。
図において、１２は第３のインバータ回路、１３は第４
のインバータ回路、１４は抵抗、１５はコンデンサであ
る。
のインバータ回路、１４は抵抗、１５はコンデンサであ
る。
第４図は従来の同期分離回路の各タイミングを示したタ
イミング図である。第３図及び第４図のタイミングを説
明するために、信号Ｆ、及び信号Ｇを図のように設定す
る。
イミング図である。第３図及び第４図のタイミングを説
明するために、信号Ｆ、及び信号Ｇを図のように設定す
る。
次に動作について説明する。第４図に示すディジタルの
Ｈ信号を、第３図に示す抵抗１４．及びコンデンサ１５
でつくられたローパスフィルタを通すことで第４図の信
号Ｆを得る。この場合抵抗１４、及びコンデンサ１５は
特定の定数を持つ必要がある。信号Ｆは第３のインバー
タ回路１２を通して信号Ｇを出力し、信号Ｇは第４のイ
ンバータ回路１３を通してＶ信号を出力する。
Ｈ信号を、第３図に示す抵抗１４．及びコンデンサ１５
でつくられたローパスフィルタを通すことで第４図の信
号Ｆを得る。この場合抵抗１４、及びコンデンサ１５は
特定の定数を持つ必要がある。信号Ｆは第３のインバー
タ回路１２を通して信号Ｇを出力し、信号Ｇは第４のイ
ンバータ回路１３を通してＶ信号を出力する。
ただし抵抗１４．及びコンデンサ１５の定数によって第
４の信号Ｆのなまり方が異なるため第３のインバータ回
路１２より出力する信号Ｇ、及び第４のインバータ回路
１３より出力するＶ信号と元のＨ信号中の垂直同期期間
のずれが一定でな（なる、またこの同期分離回路を使っ
て画面表示回路内蔵のＩＣを動作させる場合、Ｈ信号、
及び■信号の２本のインターフェースが必要となる。
４の信号Ｆのなまり方が異なるため第３のインバータ回
路１２より出力する信号Ｇ、及び第４のインバータ回路
１３より出力するＶ信号と元のＨ信号中の垂直同期期間
のずれが一定でな（なる、またこの同期分離回路を使っ
て画面表示回路内蔵のＩＣを動作させる場合、Ｈ信号、
及び■信号の２本のインターフェースが必要となる。
従来の同期分離回路は以上のように構成されていたので
、抵抗１４とコンデンサ１５の定数によって発生する■
信号と元のＨ信号中の垂直同期期間でずれが一定になら
ず、ノイズが入った場合ノイズの成分によっては、誤っ
てＶ信号を検出することとなっだンまた、画面表示回路
内蔵のＩＣを動作させる場合、Ｈ信号、およびＶ信号の
２本のインターフェースが必要となる等の問題点があっ
た。 。
、抵抗１４とコンデンサ１５の定数によって発生する■
信号と元のＨ信号中の垂直同期期間でずれが一定になら
ず、ノイズが入った場合ノイズの成分によっては、誤っ
てＶ信号を検出することとなっだンまた、画面表示回路
内蔵のＩＣを動作させる場合、Ｈ信号、およびＶ信号の
２本のインターフェースが必要となる等の問題点があっ
た。 。
この発明は上記のような問題点を解決するためになされ
たもので、ノイズに強く、また画面表示回路内蔵のＩＣ
にＨ信号のみの入力で動作でき、さらにＶ信号と元のＨ
信号中の垂直同期期間のずれを一定とできる同期分離回
路を得ることを目的とする。
たもので、ノイズに強く、また画面表示回路内蔵のＩＣ
にＨ信号のみの入力で動作でき、さらにＶ信号と元のＨ
信号中の垂直同期期間のずれを一定とできる同期分離回
路を得ることを目的とする。
この発明に係る同期分離回路は、Ｈ信号の垂直同期期間
中は、Ｌレベルが時間的に長いところを利用し、かつそ
れが少なくとも少なくとも、２回連続であることを検出
してＶ信号のはじまりと判定し、またＶ信号の終わりは
、Ｈ信号のパルスの数で検出して■信号を構成するよう
にしたものである。
中は、Ｌレベルが時間的に長いところを利用し、かつそ
れが少なくとも少なくとも、２回連続であることを検出
してＶ信号のはじまりと判定し、またＶ信号の終わりは
、Ｈ信号のパルスの数で検出して■信号を構成するよう
にしたものである。
この発明における同期分離回路は、Ｈ信号中の垂直同期
期間のＬレベル期間よりも短く水平同期期間のＬレベル
期間よりも長い一定の時間をカウントするカウント手段
を用いて時間をずらした時のＨ信号の状態を検出しＬレ
ベル期間が短いか、あるいは長いかを判定し、Ｈ信号中
のＬレベルが長いと判定した時、次のＬレベル期間を上
記Ｌレベル期間判定手段を用いて検出し少なくとも２回
判定を行い、その結果に基づいて■信号を発生するよう
にディジタル構成したから、画面表示回路内蔵のＩＣに
内蔵することが可能であり、更にこの画面表示回路内蔵
のＩＣにＨ信号入力のみで動作させることが可能となり
、発生したＶ信号と元のＨ信号中の垂直同期期間のずれ
を一定にできる。
期間のＬレベル期間よりも短く水平同期期間のＬレベル
期間よりも長い一定の時間をカウントするカウント手段
を用いて時間をずらした時のＨ信号の状態を検出しＬレ
ベル期間が短いか、あるいは長いかを判定し、Ｈ信号中
のＬレベルが長いと判定した時、次のＬレベル期間を上
記Ｌレベル期間判定手段を用いて検出し少なくとも２回
判定を行い、その結果に基づいて■信号を発生するよう
にディジタル構成したから、画面表示回路内蔵のＩＣに
内蔵することが可能であり、更にこの画面表示回路内蔵
のＩＣにＨ信号入力のみで動作させることが可能となり
、発生したＶ信号と元のＨ信号中の垂直同期期間のずれ
を一定にできる。
また、少なくとも２回のＬレベルの検出を行なう構成と
したから、突発的なノイズに強いものを実現できる。
したから、突発的なノイズに強いものを実現できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による同期分離回路を示し
、図におい′て、１は垂直同期期間のＬレベル期間より
も短く水平同期期間のＬレベル期間よりも長い時間を得
る第１のカウンタ、２は第１のカウンタｌでＬレベルを
検出し、続けて２回判定するための第２のカウンタ、３
は垂直同期期間の終わりまでの時間を得る第３のカウン
タ、４〜８はそれぞれ第１〜第５のＮＡＮＤ回路、９は
ＮＯＲ回路、１０は第１のインバータ回路、１１は第２
のインバータ回路である。
、図におい′て、１は垂直同期期間のＬレベル期間より
も短く水平同期期間のＬレベル期間よりも長い時間を得
る第１のカウンタ、２は第１のカウンタｌでＬレベルを
検出し、続けて２回判定するための第２のカウンタ、３
は垂直同期期間の終わりまでの時間を得る第３のカウン
タ、４〜８はそれぞれ第１〜第５のＮＡＮＤ回路、９は
ＮＯＲ回路、１０は第１のインバータ回路、１１は第２
のインバータ回路である。
第２図は、上記実施例の各タイミングを示したタイミン
グ図である。更に第１図及び第２図のタイミングを説明
するために信号Ａ−Ｅを図の通りに設定する。
グ図である。更に第１図及び第２図のタイミングを説明
するために信号Ａ−Ｅを図の通りに設定する。
次に動作について説明する。まず、通常の水平同期期間
でのＬレベルの期間、つまりＨ信号のＬレベルの期間は
ＮＯＲ信号９を通して第１のカウンタ１のリセント信号
を解除する。そこで第１０カウンタ１はカウントを開始
するが、信号Ａ、および信号Ｂの信号が出力する前にＨ
信号が第２の電源レベル（以降”Ｈレベル”と記す）に
なり、ＮＯＲ回路９を通して第１のカウンタｌをリセッ
トする。これを繰り返すうちに垂直同期期間になる。
でのＬレベルの期間、つまりＨ信号のＬレベルの期間は
ＮＯＲ信号９を通して第１のカウンタ１のリセント信号
を解除する。そこで第１０カウンタ１はカウントを開始
するが、信号Ａ、および信号Ｂの信号が出力する前にＨ
信号が第２の電源レベル（以降”Ｈレベル”と記す）に
なり、ＮＯＲ回路９を通して第１のカウンタｌをリセッ
トする。これを繰り返すうちに垂直同期期間になる。
この垂直同期期間はＬレベルの期間が長いため、第１０
カウンタ１はカウントを開始してリセットされる前に信
号Ａ、及び信号ＢにそれぞれＨレベル、及びＬレベルを
出力する。信号Ａは、信号Ｂよりも少し早く出力する信
号で同時には出力せず、このときは第３のＮＡＮＤ回路
６に入力している信号Ｃ９及び信号りがともにＬレベル
のため、信号Ａは意味を持たない。一方、信号Ｂは第１
のＮＡＮＤ回路４と第２のＮＡＮＤ回路５で構成してい
るＬレベルアクティブのＲＳフリフブフロソブのセット
側に入力して、第２０カウンタ２のリセット信号である
信号ＣをＨレベルにセントし、リセット信号を解除する
。第２のカウンタ２は次のＨ信号の立ち下がりを待って
信号りをＨレベルにする。この時第１のカウンタ１はＨ
信号のＨレベルによりリセットされている。Ｈ信号の立
ち下がりにより第１のカウンタ１は再びカウントを開始
し、リセットされる前に信号ＡにＨレベルを出力する。
カウンタ１はカウントを開始してリセットされる前に信
号Ａ、及び信号ＢにそれぞれＨレベル、及びＬレベルを
出力する。信号Ａは、信号Ｂよりも少し早く出力する信
号で同時には出力せず、このときは第３のＮＡＮＤ回路
６に入力している信号Ｃ９及び信号りがともにＬレベル
のため、信号Ａは意味を持たない。一方、信号Ｂは第１
のＮＡＮＤ回路４と第２のＮＡＮＤ回路５で構成してい
るＬレベルアクティブのＲＳフリフブフロソブのセット
側に入力して、第２０カウンタ２のリセット信号である
信号ＣをＨレベルにセントし、リセット信号を解除する
。第２のカウンタ２は次のＨ信号の立ち下がりを待って
信号りをＨレベルにする。この時第１のカウンタ１はＨ
信号のＨレベルによりリセットされている。Ｈ信号の立
ち下がりにより第１のカウンタ１は再びカウントを開始
し、リセットされる前に信号ＡにＨレベルを出力する。
この時信号Ａ、Ｃ及びＤはＨレベルとなるので第３のＮ
ＡＮＤ回路６の出力はＬレベルとなり、第４のＮＡＮＤ
回路７と第５のＮＡＮＤ回路８で構成しているＬレベル
アクティブのＲＳフリップフロップのセット側に入力し
て第４のＮＡＮＤ回路７の出力をＨレベルにセットし、
第１のインバータ回路１０の出力である■信号をＬレベ
ルに設定する。■信号がＬレベルの期間第１のカウンタ
１．及び第２のカウンタ２はリセットされる。
ＡＮＤ回路６の出力はＬレベルとなり、第４のＮＡＮＤ
回路７と第５のＮＡＮＤ回路８で構成しているＬレベル
アクティブのＲＳフリップフロップのセット側に入力し
て第４のＮＡＮＤ回路７の出力をＨレベルにセットし、
第１のインバータ回路１０の出力である■信号をＬレベ
ルに設定する。■信号がＬレベルの期間第１のカウンタ
１．及び第２のカウンタ２はリセットされる。
またＨ信号にノイズが入ってＬレベルの期間が長くなっ
ても２回続くことはほとんどなく、ノイズに強いことと
なる０以上がＶ信号開始の検出である。
ても２回続くことはほとんどなく、ノイズに強いことと
なる０以上がＶ信号開始の検出である。
■信号の終わりの検出は、■信号がＬレベルに設定して
から第２のインバータ回路１１を介して第３のカウンタ
３のリセット信号を解除する。第３のカウンタ３は、Ｈ
信号の立ち下がりをカウントして（本実施例では５発）
、信号Ｅを第４のＮＡＮＤ回路７と第５のＮＡＮＤ回路
８で構成されるＬレベルアクティブのＲＳフリップフロ
ップのリセット側に入力し、第４のＮＡＮＤ回路の出力
をＬレベルとし、第１のインバータ回路１０の出力であ
る■信号をＨレベルに設定し■信号をおわる。
から第２のインバータ回路１１を介して第３のカウンタ
３のリセット信号を解除する。第３のカウンタ３は、Ｈ
信号の立ち下がりをカウントして（本実施例では５発）
、信号Ｅを第４のＮＡＮＤ回路７と第５のＮＡＮＤ回路
８で構成されるＬレベルアクティブのＲＳフリップフロ
ップのリセット側に入力し、第４のＮＡＮＤ回路の出力
をＬレベルとし、第１のインバータ回路１０の出力であ
る■信号をＨレベルに設定し■信号をおわる。
なお、上記の説明ではＨ信号、及び■信号をＬアクティ
ブとして説明したが、Ｈアクティブの信号であっても極
性を変えるのみでよい、また、Ｌレベルの期間を２回検
出するためノイズに強いと説明したが、この検出する回
数は２回に限定する必要はなく、数回であってもよい、
ただしＬレベルの長い期間の数より多くなってはならな
い、更にＮＡＮＤ回路を用いてＲＳフリップフロップを
構成したが、Ｈレベルか、あるいはＬレベルか記憶可能
なものであればどのようなものでもよい。
ブとして説明したが、Ｈアクティブの信号であっても極
性を変えるのみでよい、また、Ｌレベルの期間を２回検
出するためノイズに強いと説明したが、この検出する回
数は２回に限定する必要はなく、数回であってもよい、
ただしＬレベルの長い期間の数より多くなってはならな
い、更にＮＡＮＤ回路を用いてＲＳフリップフロップを
構成したが、Ｈレベルか、あるいはＬレベルか記憶可能
なものであればどのようなものでもよい。
以上のように、この発明に係る同期分離回路によれば、
Ｈ信号のＬレベルの期間が長いものを少なくとも２回続
けて判定して■信号を発生する同期分離回路をディジタ
ル回路で構成したので、画面表示回路内蔵のＩＣに内蔵
可能であり、更にＨ信号のみの入力で動作させることが
可能となり、ＩＣのピンの節約を達成でき、さらに発生
した■信号と元のＨ信号の垂直同期期間のずれを一定と
できる。また、Ｌレベル期間の検出を少なくとも２回行
なう構成としたから、突発的なノイズに強い同期分離回
路を得ることができ、ＩＣ周辺回路を省略できる効果が
ある。
Ｈ信号のＬレベルの期間が長いものを少なくとも２回続
けて判定して■信号を発生する同期分離回路をディジタ
ル回路で構成したので、画面表示回路内蔵のＩＣに内蔵
可能であり、更にＨ信号のみの入力で動作させることが
可能となり、ＩＣのピンの節約を達成でき、さらに発生
した■信号と元のＨ信号の垂直同期期間のずれを一定と
できる。また、Ｌレベル期間の検出を少なくとも２回行
なう構成としたから、突発的なノイズに強い同期分離回
路を得ることができ、ＩＣ周辺回路を省略できる効果が
ある。
第１図はこの発明の一実施例による同期分離回路の回路
図、第２図はこの発明の一実施例による同期分離回路の
タイミング図、第３図は従来の同期分離回路の回路図、
第４図は従来の同期分離回路のタイミング図である。 ■は第１のカウンタ、２は第２のカウンタ、３は第３の
カウンタ、４〜８は第１〜第５のＮＡＮＤ回路、９はＮ
ＯＲ回路、１０−１３は第１〜第４のインバータ回路、
１４は抵抗、１５はコンデンサ、Ａ−Ｇは信号である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図はこの発明の一実施例による同期分離回路の
タイミング図、第３図は従来の同期分離回路の回路図、
第４図は従来の同期分離回路のタイミング図である。 ■は第１のカウンタ、２は第２のカウンタ、３は第３の
カウンタ、４〜８は第１〜第５のＮＡＮＤ回路、９はＮ
ＯＲ回路、１０−１３は第１〜第４のインバータ回路、
１４は抵抗、１５はコンデンサ、Ａ−Ｇは信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）水平同期信号（以降“Ｈ信号”と記す）より、垂
直同期信号（以降“Ｖ信号”と記す）を分離する同期分
離回路において、 Ｈ信号中の垂直同期期間の第一の電源レベル（以降“Ｌ
信号”と記す）期間よりも短く水平同期期間のＬレベル
期間よりも長い一定の時間をカウントするカウント手段
と、 Ｈ信号中の立ち下がりから、上記カウント手段を用いて
時間をずらした時のＨ信号の状態を検出しＬレベル期間
が短いか、あるいは長いかを判定するＬレベル期間判定
手段と、 上記Ｌレベル期間判定手段でＨ信号中のＬレベルが長い
と判定した時、次のＬレベル期間を上記Ｌレベル期間判
定手段を用いて検出し少なくとも２回判定を行い、その
結果に基づいてＶ信号を発生する判定手段と、 該判定手段のＶ信号発生よりＨ信号のカウントを始め、
垂直同期期間の時間を得る垂直同期期間カウント手段と
を備えたことを特徴とする同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27102889A JPH03132164A (ja) | 1989-10-17 | 1989-10-17 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27102889A JPH03132164A (ja) | 1989-10-17 | 1989-10-17 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132164A true JPH03132164A (ja) | 1991-06-05 |
Family
ID=17494400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27102889A Pending JPH03132164A (ja) | 1989-10-17 | 1989-10-17 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132164A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114658A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 垂直同期信号分離回路 |
-
1989
- 1989-10-17 JP JP27102889A patent/JPH03132164A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114658A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 垂直同期信号分離回路 |
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