JPS63288513A

JPS63288513A - クロック断検出回路

Info

Publication number: JPS63288513A
Application number: JP62124547A
Authority: JP
Inventors: Minoru Seki; 関　稔
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-20
Filing date: 1987-05-20
Publication date: 1988-11-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体集積回路装置のクロック断検出回路に関
する。

（従来の技術）従来、この種のクロック断検出回路は、マルチバイブレ
ータに抵抗、コンデンサを外付けして構成されていた。

（発明が解決しようとする問題点）上述した従来のクロック断検出回路は抵抗とコンデンサ
を有しているから、これらを論理回路に外付けしなくて
はならず、個別部品の点数が多く、回路を小型化するこ
とができないという欠点がある。

本発明の目的は、個別部品数が少なく、小型化が容易な
りロック断検出回路を提供することにある。

（問題点を解決するための手段）前述の問題点を解決するために本発明が提供する手段は
、観測するクロック信号の有無に応じた論理値レベルの
信号を生成するクロック断検出回路であって、前記観測
するクロックをデータ入力端子にそれぞれ取り込む第１
及び第２のフリップフロップ回路と、観測するクロック
に一周期以上の遅延を与える遅延回路と、この遅延回路
の出力の位相を反転する反転回路と、前記第１及び第２
のフリップフロ７１回路の出力の排他的論理和信号を前
記論理値レベル信号として生成する排他的論理和回路と
を備え、前記第１のフリップフロップ回路のクロック入
力端子は前記遅延回路の出力を受け、前記第２のフリッ
プフロップ回路のクロック入力端子は前記反転回路の出
力を受けることを特徴とする。

（実施例）次に本発明について図面を参照して説明する。

第１図は本発明のクロック断検出回路の一実施例を示す
ブロック図、第２図はこの実施例の各部信号のタイミン
グ図である。１１はデータ入力端子で、フリップフロッ
プ回路１０．２０のデータ信号入力端子１ａ、２ａ及び
遅延回路３０の入力端子３ａへ接続される。フリップフ
ロップ回路１０．２０はクロック信号入力端子１ｂ、２
ｂから入った信号２．３のアップエツジの瞬間にだけデ
ータ信号入力端子１ａ、２ａから入った信号１をデータ
信号出力端子１ｃ、２ｃへ出力する。データ信号出力端
子１ｃ、２ｃは排他的論理和回路５０の入力端子５ａ、
５ｂにそれぞれ接続されている。遅延回路３０は入力端
子３ａから入った信号１を１周期以上の所定時間だけ遅
延させて出力端子３ｂへ出力する。この遅延回路出力端
子３ｂからの信号２のタイミングにより、フリップフロ
７１回路１０はデータ信号出力端子ＩＣから信号４を出
力する。一方、遅延回路出力端子３ｂから出力される信
号２は、インバータ入力端子４ａへ接続される。インバ
ータ４０は、インバータ入力端子４ａから入力された信
号２の位相を反転させてインバータ出力端子４ｂに出力
するものであり、インバータ出力端子４ｂはフリップフ
ロップ回路２０のクロック信号入力端子２ｂに接続され
ている。インバータ出力端子４ｂから出力される信号３
は、遅延素子出力端子３ｂから出力される信号２と逆相
の関係にある信号であり、この信号３のタイミングによ
り、フリ・ツブフロップ回路２０はデータ信号出力端子
２ｃから信号５を出力する。排他的論理和回路５０は端
子５ａ、５ｂから入った信号４．５の排他的論理和を端
子５Ｃへ出力する。端子５Ｃはデータ出力端子ｏ１へ接
続されている。

次に第２図を参照して第１図実施例の作動を一層詳しく
説明する。本図において、Ｈは高電位レベルを、Ｌは低
電位レベルをそれぞれ示し、高電位レベルが論理値“１
”に対応し、低電位レベルが論理値“０″に対応する。

データ入力端子１１にｉ測すべきクロック１を入力する
と、フリップフロップ回路１０．２０のデータ信号入力
端子１ａ、２ａには観測すべきクロック１がそのまま入
力される。一方、フリップフロップ回路１０のクロック
信号入力端子１ｂには観測すべきクロックを１周期以上
の所定時間だけ遅延さぜたクロ・ツク２が入力され、フ
リップフロップ回路２０のクロック入力端子２ｂには観
測すべきクロックをその所定時間だけ遅延させ、かつイ
ンバータ４０により位相を反転させたクロック３が入力
される。

フリップフロップ回路１０．２０のクロック信号入力端
子１ａ、２ａにそれぞれ入力される２つのクロックは同
相であり、一方クロック信号入力端子ｌｂ、２ｂに入力
される信号２．３は互いに逆位相であるから、フリップ
フロップ回路１０．２０のデータ信号出力端子１ｃ、２
ｃにはそれぞれレベルＨ，レベルＬが出力され、データ
出力端子０１には排他的論理和回路５０の出力であるレ
ベルＨが出力される。

Ｉ！ｉ１測ずべきクロックのレベルがＬにスタックする
（留まる）と、フリップフロップ回路１０．２０のクロ
ック信号入力端子１ｂ、２ｂに入力されるクロック２．
３はデータ信号入力端子１ａ、２ａに入力されるクロッ
ク１より１周期以上遅延してスタックするから、スタッ
ク直前にクロック信号入力端子１ｂ、２ｂへ入力された
クロック２．３によりフリツプフロツプ回路１０のデー
タ信号出力端子１ｃから出力される信号４がレベルＨか
らレベルＬに変わる。従ってデータ出力端子０１に出力
される信号６がレベルＨからレベルＬに変わる。

つまり、信号６はデータ入力端子１１から入力されるク
ロック１が断となっていることを示す。

同様にして観測すべきクロックのレベルがＨにスタック
すると、フリップフロ７１回路１０のデータ信号出力端
子ＩＣから出力される信号４はレベルト■のままである
が、フリップフロップ回路２０のデータ信号出力端子２
ｃから出力される信号５がレベルＬからレベルＨに変わ
るからデータ出力端子０！に出力される信号６がレベル
Ｈからレベルしに変わる。

従って、本実施例では、データ入力端子■１から入力さ
れる信号１がクロック入力であるか固定入力であるかに
よりデータ出力端子０１のレベルが変わるのでクロック
断であるか否かを検出することができる。

第１図の実施例は論理回路だけを用いることにより構成
されたクロック検出回路である。そこで、この実施例は
集積化することが容易である。

（発明の効果）以上に説明したように本発明のクロック断検出回路は、
論理回路だけで構成することができるから、全回路を集
積化でき個別部品が不要で回路か小型化できる。

【図面の簡単な説明】

第１図は本発明のクロック断検出回路の一実施例を示す
ブロック図、第２図は第１図実施例の各部信号を示すタ
イムチャートである。１０、２０・・・フリップフロップ回路、３０・・・遅
延回路、４０・・・インバータ、５０・・・排他的論理
和回路、ｌａ。２ａ・・・データ信号入力端子、ｌｂ、２ｂ・・・クロ
ック信号入力端子、ｌｃ、２ｃ・・・データ信号出力端
子、３ａ・・・遅延回路入力端子、３ｂ・・・遅延回路
出力端子、４ａ・・・インバータ入力端子、４ｂ・・・
インバータ出力端子、５ａ、５ｂ・・・排他的論理和回
路入力端子、５Ｃ・・・排他的論理和回路出力端子、１
１・・・データ入力端子、０１・・・データ出力端子。

Claims

【特許請求の範囲】

観測するクロック信号の有無に応じた論理値レベルの信
号を生成するクロック断検出回路において、前記観測す
るクロックをデータ入力端子にそれぞれ取り込む第１及
び第２のフリップフロップ回路と、観測するクロックに
一周期以上の遅延を与える遅延回路と、この遅延回路の
出力の位相を反転する反転回路と、前記第１及び第２の
フリップフロップ回路の出力の排他的論理和信号を前記
論理値レベル信号として生成する排他的論理和回路とを
備え、前記第１のフリップフロップ回路のクロック入力
端子は前記遅延回路の出力を受け、前記第２のフリップ
フロップ回路のクロック入力端子は前記反転回路の出力
を受けることを特徴とするクロック断検出回路。