JPS5935219A - リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、いわゆるクロック信号などシステム制御・
せルスに同期して動作するシステムの、電源投入時のシ
ステム初期化（リセット）を行うリセット回路に関する
もので、特にマイクロコンピュータによる制御システム
に使用される。

〔発明の技術的背景とその問題点〕

例えばマイクロコンピュータなどのようにクロック信号
などシステム制御ノ４ルスによって動作するシステムで
は、このシステムの電源投入に伴いシステム内・の論理
回路を初期状態に戻すようにシステムの初期化（リセッ
ト）を行ってから動作させる必要がある。

通常、このような電源投入に伴ったリセットを行うもの
としては第１図に示すようなものが使用されている。マ
イクロコンピュータ等の論理動作を行う主回路１０は電
源ラインａを介し電源部１１より電源電圧が与えられ、
水晶発振子、セラミック発振子或はＬＣ発振子等により
システム制御／ＩＰルスを発振する発振器１２よシステ
ム制御・ぐルス（クロック信号）が供給される。この発
振器１２も図示されていないが電源ラインａよシミ源が
供給される。また、主回路１０のリセット信号ラインＲ
８には、電源ラインａの電圧を積分するＣＲ積分回路１
３の出力電圧が供給されている。

このような回路において、電源部１１のスイッチＳ、を
閉じて電源を入れたときの波形を模式的に示すと第２図
のようになる。電源ラインａの電圧が電源の投入と共に
上昇すると、積分回路１３のコンデンサＣが徐々に充電
され積分回路１３の出力がＣＲ時定数で定まる速度で徐
々に上昇する。一方、電源の投入と共に発振器１２の発
振が開始し、主回路１０にクロック信号を供給する。そ
して、前記の積分回路１３の出力が主回路１０のリセッ
ト信号ラインＲ１の閾値に達すると主回路１０がリセッ
トされ、主回路１０は正常な動作を開始する。

この主回路１０のリセットは、主回路に電源が供給され
、かつクロック信号が供給されるようになってからリセ
ット信号を与えないと正常で確実なリセット動作が行え
ない。このため、電源の投入後、一定時間が経過してか
らリセット信号を与えるように、ＣＲ積分回路１３で電
源電圧を積分した信号をリセット信号として主回路１０
に供給する。

しかし、発振器１３のクロック・ぐルスの出力開始は電
源の投入と共に直ちに行なわれるわけではなく、第２図
に示すように徐々に発振出力が増加し、クロック信号と
なるに充分な振幅に達する。しかも、この発振器１２が
クロック信号を出力するのに要する時間は、電源電圧変
動や使用環境および使用状態の変化、或は発振周波数の
変更により変化し、また、水晶発振子、セラミック発振
子、ＬＣ発振子のばらつきによっても影響される。

一方、第１図に示すようなＣＲ積分回路によるリセット
時間の設定では、通常はシステム制御信号が電源投入後
直ちに出力される場合でも、発振器のばらつきを見込ん
で充分に長く設定しなければならず、何らかの原因で発
振開始時間が大きく遅れた場合には正常なリセットが行
なわれない。

また、この他に、クロック信号で動作する第１のシステ
ムとクロック信号で動作する第２のシステムを連結して
使用する場合等では、第１のシステム内の発信器が出力
するクロック信号を、第２のシステムのクロック信号と
して共用することがしばしばある。この場合にも、第１
のシステムと第２のシステムの電源投入は必ずしも同時
に行なわれるとは限らず、たとえ同時に行なわれたとし
ても第１のシステムの発振器のクロック信号の出力開始
時間に合わせて第２のシステムがリセットされるわけで
はないため、正常なリセットが困難となる。

〔発明の目的〕

この発明は上記のような点に鑑みなされたもので、過度
にリセット時間を長く設定する必要がなく、異なるシス
テムからクロック信号等システム制御・臂ルスを導き使
用するような場合でも安定して確実な主回路のリセット
を行なえるリセット回路を提供するものである。

〔発明の概要〕

すなわち、この発明に係るリセット回路は、主回路へ供
給する電源ラインの電圧をシフトレジスタのシリアルデ
ータ入力端に与え主回路を動かすシステム制御信号を発
生する発振回路出力を上記シフトレジスタのシフトクロ
ック信号として与え、電源電圧の立ち上がりにやや遅れ
てシフトレジスタのシリアルデータをクリアするクリア
回路を設けて、シフトレジスタのシリアルデータ出力を
主回路のリセット信号とすることにより、電源電圧の上
昇およびシステム制御信号の発生をシフトレジスタが検
知した後主回路をリセットするようにしたものである。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例につき説明する
。第３図はその構成を示す図で、電源部１１は例えばス
イッチＩＳを閉じることにより電源ラインａに直流電圧
を印加するようになっている。

この電源ライン轟け、マイクロコンピュータおよびこの
マイクロコンピュータに制御される各回路を含む主回路
１０、シフトレジスタ１４、上記主回路１０に供給すべ
きクロック信号を発生する発振器１２のそれぞれに電源
電圧を供給するよう接続する。

一方、上記発振器１２の出力端は、主回路１０のクロッ
ク信号（システム制御信号）ラインＣＬＫ、　　に接続
すると共に、適宜波形整形回路１２ｈを介してシフトレ
ジスタのクロック信号入力端ＣＬＫ、に接続する。

一方、前記電源ライン色は各回路へ電源電圧を供給する
ばかりでなく、シフトレジスタ１４のシリアルデータ入
力端りに接続すると共に抵抗Ｒの一端に接続する。この
抵抗Ｒの他端は、他端の接地されたコンデンサＣに接続
し、ＣＲ積分回路構成のシフトレジスタクリア回路１５
を構成する。この抵抗ＲとコンデンサＣの接続点は、シ
フトレジスタ１４のクリア端子Ｒ７に接続し、このシフ
トレジスタ１４のｎ　（ｎ　＝　１゜２、・・・）番目
のレジスタ出力端Ｑｎは主回路１０のリセット信号ライ
ンＲ１に接続する。

以上のような構成のシステムにおいて、各部の波形は第
４図に示すようなものとなる。まず、スイッチＳ１が閉
じ、電源ラインａの電圧が立ち上がると、上記のシフト
レジスタ１４、主回路１０、発振器１２の各回路に電源
電圧が供給されると供に、シフトレジスタ１４のシリア
ルデータ入力端りにハイレベル信号ゞＨ“が与えられる
。また、シフトレジスタクリア回路１４の出力電圧は徐
々に上昇し、ＣＲ時定数で定まる時間が経過した後、シ
フトレジスタ１４のクリア端子Ｒ２の閾値に達して、シ
フトレジスタ１４内の全てのレジスタ出力をクリア（リ
セット）する。このとき、シフトレジスタ１４のれ段目
出力はローレベル状態％　Ｌ　ｌに設定される。

一方、水晶発振子、セラミック発振子或はＬＣ発振子等
から構成される発振器１２は、電源が与えられてから充
分な発振状態に達するまでやや時間を必要とするが、ク
ロック信号の出力を開始すると、シフトレジスタ１４の
１段目のレジスタに入力されていたゝＨ〃状態のシリア
ルデータは順次、次段のレジスタに送られる。この際に
、シフトレジスタ１４のシリアルデータ入力端りは、電
源ラインａに接続されているため、引き続き、シリアル
データ″＆　Ｈ／／が供給され続ける。そして、ｎ＋１
個目のクロック信号・母ルスが入力するとｎ段目のレジ
スタ出力Ｑｎがローレベル状態′Ｌ“からハイレベル状
態’Ｈ”Ｋ反転する。

このシフトレジスタ１４０反転出力は主回路１０のリセ
ット信号ラインＲ１に供給され、主回路１０がリセット
される。上記のシフトレジスタ出力Ｑｎは引き続き″Ｉ
Ｈ〃状態を保ち続け、主回路１０は正常な動作を開始す
る。

以上のようにこのような構成の回路では、発振回路動作
が安定しクロックパルスが出力されるようになってから
、主回路１０のリセットを行うため発振器の立ち上りの
遅れのばらつきを見込んでリセット時間を過度に長く取
る必要はなくなり、電源電圧変動など使用条件が異った
場合でも確実なリセット動作を行える。また、シフトレ
ジスタ１４のレジスタ段数ｎはリセットすべき主回路１
０に応じて適宜設定すれば良い。

さらに、上記実施例では、発振器１２と主回路１０とが
同一の電源ラインａから電源を供給される場合につき示
したが、例えば主回路１゜が他のシステムのクロック信
号を導き使用する場合でも、シフトレジスタ１４はｎ＋
１個のクロック信号が入力したことを検知した後、主回
路１０のリセット信号を出力するため確実なリセットを
行うことができる。

第５図は現在市販されているＩＣおよびＬＳＩを用いて
上記のようなリセット回路を構成した一例を示す回路図
で、第３図と対応する部分には同一符号を付す。

主回路１０はワンチップマイクロコンピュータ（マイコ
ン）用ＬＳＩの一例でこのマイコンに制御される回路は
省略し図示しない。また、クロックツ４ルスを発振する
発振器１２は上記ＬＳＩに抵抗、コンデンサ、水晶発振
子を外付けして構成される。そして、シフトレジスタ１
４のシリアルデータ入力端りには５ｖの電源ラインａが
接続される。シフトレジスタクリア回路１５は、シフト
レジスタ１４のクリア端子Ｒ２がパルスの立下がりでト
リガされるネガティブエツジトリがタイプのため、ＣＲ
積分回路の出力を、インバータ１５ａを介してシフトレ
ジスタ１４のリセット端子りに供給している。また、シ
フトレジスタのクロック信号は、上記のＬＳＩの発振器
１２より、ンュミット回路から成る波形整形回路１２ａ
を介して供給される。

そして、このシフトレジスタ１４の６段目の出力端Ｑ６
より上記ＬＳＩのリセット端子Ｒ１にリセット信号を供
給する。このリセット信号は、このマイコン用ＬＳＩに
供給するばかシでなく適宜必要に応じて、このＬＳＩに
制御される他の回路に供給する。

このように、発振器１２或はシフトレジスタ１４等信の
回路構成部分も、主回路１０内のＩＣやＬＳＩに組み込
まれた形になっている場合もあり、使用されるＩＣ，Ｌ
ＳＩの論理状態に合わせて、各回路間の信号も正論理、
負論理或は信号レベル等適宜変更して良い。

また、システム制御ノＲルスはクロック信号に限らず、
各種の制御信号、タイミング信号を含み、シフトレジス
タクリア回路１５もＣＲ積分回路に限らず、適宜シフト
レジスタ１４のリセット端子Ｒ２の論理状態に合わせて
、他の遅延回路等を用□いても良い。

〔発明の効果〕

以上のようにこの発明によれば、電源が投入され、主回
路ヘクロツク信号等ンステム制御信号が確実に供給され
るようになった時点で主回路にリセット信号を出力する
ため、過度にリセット時間を長く設定する必要が々く、
異なるシステムカラクロック信号等システム制ａ　ノ＋
ルスを導き使用する場合でも確実な主回路のリセットを
行うことのできるリセット回路を提供できる。

【図面の簡単な説明】

第１図は従来のリセット回路を示す回路図、第２図は第
１図の各部の波形を示す図、第３図はこの発明の一実施
例に係るリセット回路を示す回路図、第４図は第３図で
示す回路の各部の波形を示す図、第５図はこの発明の他
の実施例を示す回路図である。 １０・・・主回路、１１・・・電源部、１２・・・発振
器、１４・・・シフトレジスタ、１５・・・シフトレジ
スタクリア回路。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図

Claims (1)

【特許請求の範囲】
1. 電源と、この電源により給電される主回路と、この主回
   路を制御するシステム制御パルスを発振する発振器と、
   上記システム制御ノクルスをシフトクロック信号とし上
   記電源電位がシリアルデータ入力端に与えられる複数段
   のシフトレジスタと、上記電源の投入によシ小時間の遅
   れをもってシフトレジスタクリア信号を発生するシフト
   レジスタクリア回路とを具備し、電源の投入によシ上記
   シフトレジスタクリア回路によってクリアされ、上記発
   振器からのシステム制御パルスによシシフトされるシフ
   トレジスタ出力によシ主回路をリセットすることを特徴
   とするリセット回路。