KR930005643B1 - 일정펄스폭을 갖는 1쇼트회로 - Google Patents

Abstract

내용 없음.

Description

일정펄스폭을 갖는 1쇼트회로

제1도는 종래의 1쇼트 멀티 바이브레이터 회로도.

제2도 (a) 내지 (d)는 제1도에 따른 타이밍도.

제3도는 본 발명에 따른 일정펄스폭을 갖는 1쇼트 회로 블록도.

제4도는 제3도에 따른 상세 회로도.

제5도 (a) 내지 (i)는 제4도에 따른 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 트리거 상승에지 검출부 12 : 펄스폭 유지제어부

13 : 출력 플립플롭부 F1-F5 : 플립플롭

ND1-ND3 : 낸드게이트 CNT1 : 카운터

I1,I2 : 인버터

본 발명은 1쇼트(Shot) 멀티 바이브레이터 회로에 관한 것으로 특히, 칩 외부의 알씨(R. C) 시정수를 사용하지 않고, 폴링에지(Falling edge)를 지연시켜 일정한 펄스폭을 갖는 1쇼트 펄스 출력을 하도록한 일정펄스폭을 갖는 1쇼트 회로에 관한 것이다.

제1도는 종래의 1쇼트 멀티바이브레이터 회로도로서, 이에 도시한 바와같이 입력단자(D)에 전원전압(VDD)을 인가받고 트리거신호(TRIG)에 의해 트리거하는 플립플롭(F/F1)의 출력(Q)을 일정펄스폭을 갖는 1쇼트 출력(VO)으로 출력함과 아울러 출력버퍼(B2)를 통한 후 핀(pin)을 통해 칩 외부의 시정수부(1)인 저항(R)과 콘덴(C)의 접속점에 출력하고, 그 시정수부(1)의 시정수(R. C)에 따른 출력을 상기 핀(pin)을 통한 후 입력버퍼(B1)를 통해 리셋트신호(RST)와, 노아게이트(NOR)에서 조합하여 상기 플립플롭(F/F1)의 클리어신호

로 인가되도록 구성되었다.

이와같이 구성된 종래회로의 작용 및 문제점을 설명하면 다음과 같다.

제2도 (a) 내지 (d)는 종래회로에 따른 타이밍도인데, 전원 전압(VDD)를 온시키고, 리세트신호(RST)를 제2도의 (a)와 같이 고전위 펄스 신호로 인가하면, 노아게이트(NOR)의 출력은 타측입력에 무관하게 저전위 출력이 되어 플립플롭(F/F1)를 클리어

시킨다. 이때 칩 외부 시정수부(1)의 저항(R)값을 크게 하면 콘덴서(C)의 충전전위는 작은 값으로 핀(Pin)을 통해 입력버퍼(B1)에서 저전위 상태로 인지한다. 이후, 제2도의 (c)와 같이 트리거신호(TRIG)를 플립플롭(F/F1)에 인가하면, 그 트리거신호(TRIG)의 상승에지(edge)에 플립플롭(F/F1)이 트리거되어 그의 출력(Q)이 고전위가 되므로 최종출력(VO)이 고전위가 됨과 아울러 출력버퍼(B2)를 통한 후 핀(Pin)을 통해 칩 외부 시정수부(1)의 콘덴서(C)에 충전되면서 그 시정수부(1)의 출력전위가 증가된다. 즉, 제2도의 (b)에 도시한 핀(Pin) 전위 파형과 같이 콘덴서(C)의 충전전위에 따라 변한다. 이 콘덴서(C)의 충전 전위에 따른 핀(Pin) 전위가 입력버퍼(B1)의 임계 전위(Threshold Voltage)를 넘으면 입력버퍼(B1)의 출력이 고전위가 되어 노아게이트(NOR)의 출력은 타측 입력에 무관하게 저전위가 되고 이에 따라 플립플롭(F/F1)이 클리어

되어 그의 출력(Q)이 저전위로 떨어진다. 제2도의 (d)는 플립플롭(F/F1)의 출력(Q)인 최종출력(VO)의 파형도로서, 트리거신호(TRIG)의 상승에지에 고전위로 상승되어 시정수부(1)의 콘덴서(C) 충전전위가 입력버퍼(B1)의 임계 전위 이상이 되면, 노아게이트(NOR)를 통해 그 플립플롭(F/F1)이 클리어

되어 최종 출력(VO)전위는 저전위로 떨어진다. 즉, 트리거신호(TRIG)에 따라 고전위 출력을 시작하여 시정수(R. C)에 따른 시간을 유지하다 저전위로 떨어지므로 일정 펄스폭을 갖는 출력을 하는 멀티 바이브레이터 작용을 한다.

그러나, 시정수부(1)의 저항(R) 및 콘덴서(C)는 칩 외부에 설계해야 하고, 이에따라 칩의 핀이 하나 필요하게 되므로 일정펄스폭 출력을 갖는 멀티바이브레이터를 필요로 하는 시스템 구성시 하나의 멀티바이브레이터마다 하나의 시정수를 위한 핀을 필요로 하게 되고, 칩외부에 시정수부를 설계하기 때문에 보드의 면적차지 및 제조공정의 추가와 잡음의 유입등에 의한 정확성이 떨어질 수 있는 문제점이 있다.

본 발명은 이와같은 문제점을 해소시키고자, 트리거 신호에 다라 출력되는 펄스폭 기준클럭을 카운트하여 그 카운터값만큼 펄스폭을 유지하도록 함으로써 일정 펄스폭 출력이 되게 하고, 이를 단일칩화 하도록 한 일정 펄스폭 출력을 갖는 1쇼트 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명에 따른 일정펄스 폭을 갖는 1쇼트 회로 블록도이고, 제4도는 제3도에 따른 상세 회로도로서, 이에 도시한 바와 같이 트리거신호(TRIG)를 입력(D1)받는 플립플롭(F1)의 출력(Q1)을 플립플롭(F2)의 입력(D2)으로 인가시킴과 아울러 낸드게이트(ND1)에 인가시켜 그 낸드게이트(ND1)에서 상기 플립플롭(F2)의 반전출력

및 리세트신호

와 조합한 후 인버터(I1)를 통해 상기 트리거신호(TRIG)의 상승 에지(Rising edge) 검출신호로 출력하는 트리거 상승 에지 검출부(11)와, 그 트리거 상승에지 검출부(11)의 출력을 플립플롭(F3)의 클럭펄스(CP3)로 인가받아 그의 출력(Q3)을 카운터(CNT1)의 칩 디스에이블 신호

및 플립플롭(F4)의 칩 선택 디스에이블신호

로 인가하고, 기준 클럭(CLK)을 일정수 카운트한 상기 카운터(CNT1)의 출력(Qo, Qn)을 낸드게이트(ND3)에서 조합하여 상기 플립플롭(F4)의 입력(D4)으로 인가시키고 그의 출력(Q4)을 낸드게이트(ND2)에서 리세트신호

와 조합후 인버터(I2)를 통해 상기 플립플롭(F3)의 칩 디스에이블신호

로 인가시키과 아울러 그 출력(Q4)을 일정 펄스폭 유지 제어신호로 출력하는 펄스폭 유지제어부(12)와, 상기 트리거 상승 에지 검출부(11)의 출력인 인버터(I1)의 출력을 플립플롭(F5)의 클럭펄스(CP5)로 인가받고, 상기 펄스폭 유지제어부(12)의 출력인 플립플롭(F4)의 출력(Q4)을 칩 디스에이블 신호

로 인가받아 그 플립플롭(F5)의 출력(Q5)을 일정펄스폭을 갖는 1쇼트회로의 최종출력(VO)으로 하는 출력 플립플롭부(13)로 구성하였다.

이와같이 구성한 본 발명의 작용 및 효과를 제5도 (a) 내지 (i)의 본 발명에 따른 각부 타이밍도를 참조해 설며하면 다음과 같다.

제5도의 (a)와 같은 기준클럭(CLK)이 입력되고, 제5도의 (b)와 같이 펄스폭이 일정하지 않은 트리거신호(TRIG) 가 입력되면, 그 트리거신호(TRIG)가 기준클럭(CLK)에 동기하여 제5도의 (c)와 같이 플립플롭(F1)의 출력(Q1)으로 나타나고, 이 플립플롭(F1)의 출력(Q1)을 입력(D2)받는 플립플롭(F2)의 반전출력

은 기준클럭(CLK)에 동기하여 제5도의 (d)와 같은 펄스 출력이 된다. 상기 플립플롭(F1), (F2)의 출력(Q1),

과 리세트신호

를 조합하는 낸드게이트(ND3)의 출력은 상기 플립플롭(F1), (F2)의 (Q1),

이 모두 고전위 구간에서 저전위 출력이 되고, 이 저전위 출력은 인버터(I1)를 통해 제5도의 (e)와 같은 펄스 출력이 된다.

여기서, 리세트신호

는 초기화시킬때 저전위 펄스로 리세트시키고, 이후 고전위 신호로 리세트 해제시켜 동작 가능 상태인 고전위 신호이다.

이 인버터(I1)의 출력은 트리거신호(TRIG)의 상승에지를 기준클럭(CLK)에 동기시켜 검출한 신호로서, 출력 플립플롭부(13) 플립플롭(F5)의 클럭펄스(CP5)로 인가되므로 그의 출력(Q5)은 상기 인버터(I1)의 출력인 제5도의 (e)에 도시한 출력 펄스에 동기하여 제5도의 (i)와 같이 고전위 출력이 된다. 또한, 상기 인버터(I1)의 출력을 클럭펄스(CP3)로 인가받는 플립플롭(F3)의 출력(Q3)이 제5도의 (f)와 같은 고전위 출력으로 되고, 이에따라 카운터(CNT1) 및 플립플롭(F4)이 동작 시작한다. 이 카운터(CNT1)는 동작 시작하여 일정펄스폭 유지를 위한 n비트 카운트를 하는데, 기준클럭(CLK)의 n+1비트만큼 펄스폭을 유지시키고자 하면, 카운터(CNT1)는 n비트 카운트시키고, 나머지 1비트는 플립플롭(F4)에서 기준클럭(CLK)에 동기하면서 1비트 지연되어 최종유지 비트는 n+1비트가 된다. 즉 카운터(CNT1)가 n비트 카운트하면 그의 출력(Qo, Qn)이 모두 고전위로 되므로 낸드게이트(ND3)의 출력은 제5도의 (g)와 같이 저전위 펄스 출력이 되고, 이에따라 플립플롭(F4)은 기준클럭(CLK)의 1주기 지연된 후 제5도의 (h)와 같은 저전위 펄스출력(Q4)이 된다. 제5도의 (h)와 같은 저전위 펄스출력(Q4)은 낸드게이트(ND2) 및 인버터(I2)를 통해 상기 플립플롭(F3)을 칩디스에이블

시켜 제5도의 (j)와 같은 일정펄스폭을 갖는 최종출력(VO)을 하게 되어 일정펄스폭 출력은 하는 멀티 바이브레이터 작용과 동일하게 일정펄스 폭을 갖는 1쇼트 회로로서 동작한다.

여기서, 입력되는 트리거신호(TRIG)가 플립플롭(F1)에서 기준클럭(CLK)에 동기하면서 상승에지가 지연되는 시간은 무시하는데, 이는 트리거신호(TRIG)가 다른 회로부에 입력되어도 시스템의 기준 클럭(CLK)에 동기하여 동작하게 되므로 무시한다.

이상에서 설명한 바와같이 본 발명은 트리거신호의 상승에지를 검출하여 최종출력의 상승에지가 되게 함과 아울러 일정수의 기준클럭 카운트를 시작하고, 일정수의 카운트가 끝나면 최종클력의 하강에지가 되게 하여 이정펄스폭을 갖는 1쇼트회로 작용을 하며, 이는 단일칩화 할 수 있는 효과와 그에따라 보드의 면적을 줄일수 있고, 칩의 핀수를 줄일 수 있는 효과가 있다.

Claims (1)

1. 트리건 신호(TRIG)를 플립플롭(F1)의 입력(D1)으로 입력시켜, 그의 출력(Q1)을 플립플롭(F2)에 입력시키고, 상기 플립플롭(F1), (F2)의 출력(Q1),

   

   및 리세트 신호

   

   를 낸드게이트(ND1)에서 조합 후 인버터(I1)를 통해 상기 트리거 신호(TRIG)의 사승에지 검출신호로 출력하는 트리거 상승에지 검출부(11)와, 상기 트리거 상승에지 검출부(11)의 출력신호를 플립플롭(F3)의 클럭펄스(CP3)로 인가하여, 그의 출력(Q3)을 카운터(CNT11)의 칩디스에이블신호

   

   및 플립플롭(F4)의 칩선택 디스에이블신

   

   로 인가시키고, 상기 카운터(CNT11)의 출력(Qo), (QN)을 낸드게이트(ND3)를 통해 상기 플립플롭(F4)의 입력(D4)으로 입력시켜, 그의 출력(Q4)을 낸드게이트(ND2)에서 리세트 신호

   

   와 낸드 조합 후 인버터(I2)를 통해 상기 플립플롭(F3)의 칩디스에이블신호

   

   로 인가시킴과 아울러 상기 출력(Q4)을 펄스폭 유지 제어신호로 출력하는 펄스폭 유지제어부(12)와, 상기 트리거 상승에지 검출부(11)의 출력신호를 클럭펄스(CP5)로 인가받고 상기 펄스폭 유지제어부(12)의 펄스폭 유지제어신호를 칩디스에이블신호

   

   로 인가받아 최종 출력(Vo)으로 출력하는 출력 플립플롭부(13)로 구성하여 된 것을 특징으로 하는 일정 펄스폭을 갖는 1쇼트 회로.

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