JPH02124691A - サンプリング回路 - Google Patents
サンプリング回路Info
- Publication number
- JPH02124691A JPH02124691A JP63277904A JP27790488A JPH02124691A JP H02124691 A JPH02124691 A JP H02124691A JP 63277904 A JP63277904 A JP 63277904A JP 27790488 A JP27790488 A JP 27790488A JP H02124691 A JPH02124691 A JP H02124691A
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- sampling
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- 238000005070 sampling Methods 0.000 title claims abstract description 39
- 230000001934 delay Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はＰＬＬにより基本クロックを発生するサンプリ
ング回路に関する。
ング回路に関する。
［従来の技術］
従来のサンプリング回路としては、第２図に示す様に、
２０１はアナログビデオ信号をアナログデジタル変換す
るＡ／Ｄ変換器であり、２０２はＡ／Ｄ変換したビデオ
信号を記憶するフレームメモリであり、２０３はメモリ
２０２の記憶内容をデジタルアナログ変換するＤ／Ａ変
換器であり、２０４はビデオ信号をサンプリングするタ
イミングの管理を行なうサンプリング処理部であり、２
０５はビデオ信号の水平同期信号を基準信号としてサン
プリングクロックを発生するＰＬＬであり、２０６はＰ
ＬＬの出力信号を遅延する遅延線であり遅延量の異なっ
た出力を複数有しており、２０７は遅延線２０６の複数
の出力から１つの信号を選択するセレクタであり、２０
８はセレクタをコントロールする外部からの入力手段で
ある。
２０１はアナログビデオ信号をアナログデジタル変換す
るＡ／Ｄ変換器であり、２０２はＡ／Ｄ変換したビデオ
信号を記憶するフレームメモリであり、２０３はメモリ
２０２の記憶内容をデジタルアナログ変換するＤ／Ａ変
換器であり、２０４はビデオ信号をサンプリングするタ
イミングの管理を行なうサンプリング処理部であり、２
０５はビデオ信号の水平同期信号を基準信号としてサン
プリングクロックを発生するＰＬＬであり、２０６はＰ
ＬＬの出力信号を遅延する遅延線であり遅延量の異なっ
た出力を複数有しており、２０７は遅延線２０６の複数
の出力から１つの信号を選択するセレクタであり、２０
８はセレクタをコントロールする外部からの入力手段で
ある。
始めに、大力ビデオ信号の映像データとサンプリングク
ロックの関係を第３図によって、説明する。
ロックの関係を第３図によって、説明する。
第３図のごとく、映像データが１ドツトごとに白黒と切
り換わっている場合、サンプリングクロックＡのタイミ
ングでは、アナログビデオ信号は正しく Ａ／Ｄ変換で
き、デジタルビデオ信号は正しくフリップフロップに保
持できる。
り換わっている場合、サンプリングクロックＡのタイミ
ングでは、アナログビデオ信号は正しく Ａ／Ｄ変換で
き、デジタルビデオ信号は正しくフリップフロップに保
持できる。
これに対して、サンプリングクロックＢのタイミングで
は、映像データの切り換わりポイントとサンプリングの
ポイントが一致しているため、データを正しく Ａ／Ｄ
変換またはフリップフロップに保持できない。
は、映像データの切り換わりポイントとサンプリングの
ポイントが一致しているため、データを正しく Ａ／Ｄ
変換またはフリップフロップに保持できない。
そこで従来は、入力ビデオ信号をＡ／Ｄ変換し、このデ
ジタルデータをメモリーに保持し、メモリーのデータを
Ｄ／Ａ変換し、Ｄ／Ａ変換器からのアナログ信号をＣＲ
Ｔ上に表示し、サンプリングが正しく行なわれているか
を確認している。
ジタルデータをメモリーに保持し、メモリーのデータを
Ｄ／Ａ変換し、Ｄ／Ａ変換器からのアナログ信号をＣＲ
Ｔ上に表示し、サンプリングが正しく行なわれているか
を確認している。
サンプリングに誤まりがある場合は、ユーザーが外部か
らの入力手段２０８により、セレクタ２０７を切り換え
、映像データとサンプリングクロックの関係が第３図の
ＡのごときタイミングにＣＲＴを見ながら設定する。
らの入力手段２０８により、セレクタ２０７を切り換え
、映像データとサンプリングクロックの関係が第３図の
ＡのごときタイミングにＣＲＴを見ながら設定する。
［発明が解決しようとする課題］
しかし、前述の従来技術ではユーザーがＣＲＴを目視し
ながら、正しくサンプリングが行なわれる状態に設定し
なければならないというわずられしさと、むずかしさと
いう課題を有する。
ながら、正しくサンプリングが行なわれる状態に設定し
なければならないというわずられしさと、むずかしさと
いう課題を有する。
また映像データとサンプリングクロックの関係は、同一
機種においても個体間の差によりタイミングが異なるた
め、それぞれで設定しなければならないという煩雑さが
ある。
機種においても個体間の差によりタイミングが異なるた
め、それぞれで設定しなければならないという煩雑さが
ある。
そこで本発明はこのような課題を解決するもので、その
目的とするところは自動的に正しいサンプリングを行な
う状態に設定し、ユーザーのわずられしさをなくす方法
を提供するところにある。
目的とするところは自動的に正しいサンプリングを行な
う状態に設定し、ユーザーのわずられしさをなくす方法
を提供するところにある。
［課題を解決するための手段］
本発明のサンプリング回路は、アナログビデオ信号をア
ンログデジタル変換するＡ／Ｄ変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、Ａ／Ｄ変換器またはフリップフロップの出力の一
方を記憶するメモリと、Ａ／Ｄ変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定するＣＰＵと、ＣＰＬＩにより
書き込み読み出し可能な不揮発性メモリと、ＣＰＵにデ
ータを入力する入力手段と、ビデオ信号の水平同期信号
を基準信号とするＰＬＬと、ＰＬＬの出力信号を遅延す
る遅延線と、遅延線の複数の出力のうちの一つを選択す
るセレクタと、セレクタの出力を基本クロックとして勺
ンプリンタを行なうサンプリング処理部より構成され、
ビデオ信号の映像信号とサンプリングクロックの位相を
自動的に決定することを特徴とする。
ンログデジタル変換するＡ／Ｄ変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、Ａ／Ｄ変換器またはフリップフロップの出力の一
方を記憶するメモリと、Ａ／Ｄ変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定するＣＰＵと、ＣＰＬＩにより
書き込み読み出し可能な不揮発性メモリと、ＣＰＵにデ
ータを入力する入力手段と、ビデオ信号の水平同期信号
を基準信号とするＰＬＬと、ＰＬＬの出力信号を遅延す
る遅延線と、遅延線の複数の出力のうちの一つを選択す
るセレクタと、セレクタの出力を基本クロックとして勺
ンプリンタを行なうサンプリング処理部より構成され、
ビデオ信号の映像信号とサンプリングクロックの位相を
自動的に決定することを特徴とする。
〔作 用１
本発明の上２の構成によれば、入力手段１０８よりＣＰ
Ｕ１０６へ自動位相合せ開始の信号が入力されると、Ｃ
ＰＵ１０６はセレクタ１１１の入力のうちの一つを選択
する。この選択されたサンプリングクロックにより入力
アナログビデオ信号をＡ／Ｄ変換し、メモリ１０２に記
憶する。次に同一のセレクタ出力で１フレーム後のアナ
ログビデオ信号をＡ／Ｄ変換をする。ここで、アナログ
ビデオ信号は静止状態の信号とする。このＡ／Ｄ変換さ
れた出力とメモリ１０２の内容を順次比較器１０３で比
較する。Ａ／Ｄ変換された出力とメモリ１０２の内容が
一致しない箇所、これはＡ／Ｄ変換が正しく行なわれな
かった箇所では比較器１０３よりキャリーが出力される
。比較器１０．３からのキャリーなカウンタ１０４でカ
ウントする。ＣＰＵ１０６は、カウンタ１０４を記憶し
。
Ｕ１０６へ自動位相合せ開始の信号が入力されると、Ｃ
ＰＵ１０６はセレクタ１１１の入力のうちの一つを選択
する。この選択されたサンプリングクロックにより入力
アナログビデオ信号をＡ／Ｄ変換し、メモリ１０２に記
憶する。次に同一のセレクタ出力で１フレーム後のアナ
ログビデオ信号をＡ／Ｄ変換をする。ここで、アナログ
ビデオ信号は静止状態の信号とする。このＡ／Ｄ変換さ
れた出力とメモリ１０２の内容を順次比較器１０３で比
較する。Ａ／Ｄ変換された出力とメモリ１０２の内容が
一致しない箇所、これはＡ／Ｄ変換が正しく行なわれな
かった箇所では比較器１０３よりキャリーが出力される
。比較器１０．３からのキャリーなカウンタ１０４でカ
ウントする。ＣＰＵ１０６は、カウンタ１０４を記憶し
。
次にセレクタの入力のうちの前回と異なる一つを選択し
、同様の動作を繰り返す。この動作をさらに、遅延線１
１０の出力数まで最大桁なう。
、同様の動作を繰り返す。この動作をさらに、遅延線１
１０の出力数まで最大桁なう。
以上の動作終了後、ＣＰＵ１０６はカウンタ１０４のカ
ウント数が最も少なかったセレクタ１１１の状態にセレ
クタを設定すると共に不揮発性のメモリたとえばＥＥＦ
ＲＯＭＩ ０７に記録する。電源オフ後、再度電源を投
入した際ＣＰＵ１０６はＥＥＰＲＯＭＩ ０７の記録内
容によりセレクタ１１１の状態を設定する。
ウント数が最も少なかったセレクタ１１１の状態にセレ
クタを設定すると共に不揮発性のメモリたとえばＥＥＦ
ＲＯＭＩ ０７に記録する。電源オフ後、再度電源を投
入した際ＣＰＵ１０６はＥＥＰＲＯＭＩ ０７の記録内
容によりセレクタ１１１の状態を設定する。
以上の動作により、Ａ／Ｄ変換の誤まりが最も少ない状
態へ自動的に設定される。
態へ自動的に設定される。
［実 施 例］
第１図は本発明の実施例における回路図であって、１０
１は入力のアナログビデオ信号をデジタル信号に変換す
るＡ／Ｄ変換器であり、１０２はＡ／Ｄ変換後のデジタ
ルデータを記憶するメモリであり、１０３はメモリ１０
２の内容とＡ／Ｄ変換器１０１の出力を順次比較する比
較器であり、１０４は比較器１０３からの出力をカウン
トするカウンタであり、１０５はＡ／Ｄ変換器１０１及
びメモリ１０２を制御するサンプリング処理部であり、
１０６はＣＰＵであり入力手段１０８によりユーザーか
らの信号を受は付け、セレクタ１１１を制御し、カウン
タ１０４の出力を記憶すると共にＥＦＲＯＭ１０７にデ
ータの書き込み読み出しを行なう。１０９は水平同期信
号を基準信号とするＰＬＬでありサンプリングクロック
の原振を発生し、１１０は遅延量の異なった複数の出力
を有する遅延線でありサンプリングクロックを遅延して
おり、ｉｌｌは遅延線１１０の出力をセレクトするセレ
クタである。
１は入力のアナログビデオ信号をデジタル信号に変換す
るＡ／Ｄ変換器であり、１０２はＡ／Ｄ変換後のデジタ
ルデータを記憶するメモリであり、１０３はメモリ１０
２の内容とＡ／Ｄ変換器１０１の出力を順次比較する比
較器であり、１０４は比較器１０３からの出力をカウン
トするカウンタであり、１０５はＡ／Ｄ変換器１０１及
びメモリ１０２を制御するサンプリング処理部であり、
１０６はＣＰＵであり入力手段１０８によりユーザーか
らの信号を受は付け、セレクタ１１１を制御し、カウン
タ１０４の出力を記憶すると共にＥＦＲＯＭ１０７にデ
ータの書き込み読み出しを行なう。１０９は水平同期信
号を基準信号とするＰＬＬでありサンプリングクロック
の原振を発生し、１１０は遅延量の異なった複数の出力
を有する遅延線でありサンプリングクロックを遅延して
おり、ｉｌｌは遅延線１１０の出力をセレクトするセレ
クタである。
次に本発明の回路図にしたがい各部分の動作の説明を行
なう。
なう。
ここで、入力ビデオ信号は、１フレ一ム期間以上静止さ
せておく。
せておく。
１０１は入力のアナログビデオ信号の映像データをアナ
ログ−デジタル変換するＡ／Ｄ変換器である。メモリ１
０２の容量が１フレーム中の一色以下の容量の場合には
、Ａ／Ｄ変換器は１個であり、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）信号を順次切り換えてＡ／Ｄ変換を行なう。また
メモリ１０２の容量が１フレ一ム分の容量を有する場合
、Ａ／Ｄ変換器１０１は、Ｒ，Ｇ、Ｂ信号に対応してお
り、３個である。
ログ−デジタル変換するＡ／Ｄ変換器である。メモリ１
０２の容量が１フレーム中の一色以下の容量の場合には
、Ａ／Ｄ変換器は１個であり、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）信号を順次切り換えてＡ／Ｄ変換を行なう。また
メモリ１０２の容量が１フレ一ム分の容量を有する場合
、Ａ／Ｄ変換器１０１は、Ｒ，Ｇ、Ｂ信号に対応してお
り、３個である。
メモリ１０２はＡ／Ｄ変換後のデジタルデータな１フレ
一ム期間以上保持している機能を有し。
一ム期間以上保持している機能を有し。
１ライン分以上のメモリ容量から成る。
比較器１０３は、メモリ１０２に保持されているデータ
と１フレ一ム期間後の同一箇所のアナログデータをＡ／
Ｄ変換したデータとを順次比較し、データが一致してい
ない部分でキャリーを出力する部分である。データが一
致していない部分はＡ／Ｄ変換が正しく行なわれていな
い部分である。比較は１フレームすべてのデータについ
て行なうことが最も正確である。しかし、１色のみある
いは一画面中の一部分について比較を行なうだけでも十
分な効果は得られる。
と１フレ一ム期間後の同一箇所のアナログデータをＡ／
Ｄ変換したデータとを順次比較し、データが一致してい
ない部分でキャリーを出力する部分である。データが一
致していない部分はＡ／Ｄ変換が正しく行なわれていな
い部分である。比較は１フレームすべてのデータについ
て行なうことが最も正確である。しかし、１色のみある
いは一画面中の一部分について比較を行なうだけでも十
分な効果は得られる。
カウンタ１０４は比較器１０３からのキャリーをカウン
トする部分である。カウント数が少ないほど正しく Ａ
／Ｄ変換がなされている。
トする部分である。カウント数が少ないほど正しく Ａ
／Ｄ変換がなされている。
ＥＰＰＲＯＭ１０７は、映像データとサンプリングクロ
ックとの位相を自動調整した結果を記録しておく部分で
ある。−旦電源を切り再度電源を投入した場合、再設定
のデータとして使用する。
ックとの位相を自動調整した結果を記録しておく部分で
ある。−旦電源を切り再度電源を投入した場合、再設定
のデータとして使用する。
入力手段ｌＯ８は、ユーザーが自動位相合せを行なう命
令を入力する部分であり、スイッチなどから成る。
令を入力する部分であり、スイッチなどから成る。
ＣＰＵ１０６は、カウンタ１０４のカウント数を記憶す
ると共に、ＥＰＰＲＯＭ１０７及び入力手段１０８を管
理し、セレクタ１ ｍｌを制御する。ここでセレクタの
制御は、セレクタの複数の入力のうちの一つを選択し、
一連の動作をさせカウンタ１０４の出力を記憶する０次
に他のセレクト状態に設定し、一連の動作をさせカウン
タｌ。
ると共に、ＥＰＰＲＯＭ１０７及び入力手段１０８を管
理し、セレクタ１ ｍｌを制御する。ここでセレクタの
制御は、セレクタの複数の入力のうちの一つを選択し、
一連の動作をさせカウンタ１０４の出力を記憶する０次
に他のセレクト状態に設定し、一連の動作をさせカウン
タｌ。
４の出力を記憶する。以上の動作をセレクタに入力する
信号数回だけ行なう。次にカウント数の少ない箇所にセ
レクタを設定し、このデータをＥＰＰＲＯＭ１０７に記
録する。
信号数回だけ行なう。次にカウント数の少ない箇所にセ
レクタを設定し、このデータをＥＰＰＲＯＭ１０７に記
録する。
ＰＬＬ１０９は水平同期信号を基準信号として発振を行
ない、サンプリングクロックの原振となる。
ない、サンプリングクロックの原振となる。
遅延線１１０はＰＬＬ１０９からのサンプリングクロッ
クを遅延する部分で、遅延量の異なった複数の出力を有
する。個々の出力の遅延量の差は、１ドツトの表示期間
の約１／Ｎであり、Ｎは２以上の整数である。
クを遅延する部分で、遅延量の異なった複数の出力を有
する。個々の出力の遅延量の差は、１ドツトの表示期間
の約１／Ｎであり、Ｎは２以上の整数である。
セレクタ２０７は遅延線２０６からの複数の信号から一
つの信号を選択する部分である。
つの信号を選択する部分である。
サンプリング処理部２０４は、サンプリングクロックを
基にサンプリングのタイミングの決定及びメモリ２０２
の制御を行なう部分である。
基にサンプリングのタイミングの決定及びメモリ２０２
の制御を行なう部分である。
以上はアナログビデオ信号の場合について説明を行なっ
てきたが、デジタルビデオ信号の場合にはＡ／Ｄ変換１
０１をフリップフロップに変えれば同様に使用できる。
てきたが、デジタルビデオ信号の場合にはＡ／Ｄ変換１
０１をフリップフロップに変えれば同様に使用できる。
〔発明の効果］
以上述べたように本発明によれば、映像データとサンプ
リングクロックの位相関係を自動的に正しいサンプリン
グを行なう状態に設定することにより、ユーザーのわず
られしさをなくすという効果を有する。
リングクロックの位相関係を自動的に正しいサンプリン
グを行なう状態に設定することにより、ユーザーのわず
られしさをなくすという効果を有する。
第１図は本発明の動作を示すブロック図。
第２図は従来の動作を示すブロック図。
第３図は従来の動作を説明するためのタイミング図。
１０１ ・
１０２ ・
１０３ ・
１０４ ・
１０５ ・
１０６ ・
１０７ ・
１０８ ・
１０９ ・
１１０ ・
１１１ ・
・Ａ／Ｄ変換器
・メモリ
・比較器
・カウンタ
・サンプリング処理部
・ＣＰＵ
・ＥＥＦＲＯＭ
・入力手段
・ＰＬＬ
・遅延線
・セレクタ
以上
Claims (1)
- アナログビデオ信号をアナログデジタル変換するＡ／
Ｄ変換器またはデジタルビデオ信号をラッチするフリッ
プフロップの少なくとも一方と、Ａ／Ｄ変換器またはフ
リップフロップの出力の一方を記憶するメモリと、Ａ／
Ｄ変換器またはフリップフロップの出力の一方とメモリ
の内容を比較する比較器と、比較器からの出力信号を計
数するカウンタと、カウンタの計数値の大小を判定する
ＣＰＵと、ＣＰＵにより書き込み読み出し可能な不揮発
性メモリと、ＣＰＵにデータを入力する入力手段と、ビ
デオ信号の水平同期信号を基準信号とするＰＬＬ（ＰＨ
ＡＳＥＬＯＣＫＥＤＬＯＯＰ）と、ＰＬＬの出力信号を
遅延する遅延線と、遅延線の複数の出力のうちの一つを
選択するセレクタと、セレクタの出力を基本クロックと
してサンプリングを行なうサンプリング処理部より構成
され、ビデオ信号の映像信号とサンプリングクロックの
位相を自動的に決定することを特徴とするサンプリング
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277904A JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277904A JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02124691A true JPH02124691A (ja) | 1990-05-11 |
Family
ID=17589912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277904A Pending JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02124691A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| US5990968A (en) * | 1995-07-27 | 1999-11-23 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| JP2013217983A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | 表示装置及びその制御方法、コンピュータプログラム |
-
1988
- 1988-11-02 JP JP63277904A patent/JPH02124691A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990968A (en) * | 1995-07-27 | 1999-11-23 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6731343B2 (en) | 1996-02-22 | 2004-05-04 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| US6462726B1 (en) | 1998-02-19 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Video signal processor |
| JP2013217983A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | 表示装置及びその制御方法、コンピュータプログラム |
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