JPH0123805B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明は、フイードバツク制御系の制御など
に用いられるＡ−Ｄ変換装置、特に、複数チヤン
ネルのアナログ量をデイジタル量に変換するＡ−
Ｄ変換装置に関するものである。 〔従来の技術〕 従来、この種のＡ−Ｄ変換装置としては、（ア
ナログデバイセズ社データブツク、AD7581）に
記載されたものがある。 第１図はそのＡ−Ｄ変換装置の構成図であり、
図において、１は８チヤンネルマルチプレクサ、
２はマルチプレクサ１により選択入力されるアナ
ログデータをデイジタルデータに変換するＡ−Ｄ
変換器、３はデイジタルデータ８チヤンネル分を
一時格納しておくデユアルポートRAM、４は中
央処理回路（以下、CPU）、５はマルチプレクサ
１のチヤンネルあるいはデユアルポートRAM３
のアドレスを選択するためのインターフエイス／
制御ロジツク、６は書き込み信号、読み出し信号
が同時に発生する場合に優先すべき信号を選択す
る信号優先回路である。 次に動作について説明する。８チヤンネルマル
チプレクサ１に入力される８種のアナログ信号
は、インターフエイス／制御ロジツク５によりい
ずれか１つが選択され、Ａ−Ｄ変換器２へ入力さ
れる。マルチプレクサ１がアナログ信号を選択す
る方法は、チヤンネル７より順次チヤンネル０ま
で一定周期でスキヤンして、その出力がＡ−Ｄ変
換器２でＡ−Ｄ変換される。変換されたデイジタ
ルデータはデユアルポートRAM３の適切なアド
レスに格納される。 上記従来のＡ−Ｄ変換装置では、チヤンネル０
のＡ−Ｄ変換が終了し、デユアルポートRAM３
への格納完了を示す信号によつて再びチヤンネル
７のアナログ信号のＡ−Ｄ変換動作が開始され、
入力ロツクにより自動的に順次チヤンネル０まで
で上記の動作がくり返される。 一方、CPU４はデユアルポートRAM３の適当
なアドレスをアクセスすることにより、任意のチ
ヤンネルのデイジタルデータを入力することがで
きる。 第２図はそのときのタイミング図を示したもの
で、第２図ａは各チヤンネルのＡ−Ｄ変換開始信
号であり、第２図ｂはＡ−Ｄ変換終了信号であ
る。 第２図ｃはアナログデータをデイジタルデータ
に変換するのに要する変換時間ｔを示している。
アナログデータの変換開始時点と対応するデイジ
タルデータをCPUが入力する時点とのずれをむ
だ時間とすると、このむだ時間を変換時間と、変
換終了からCPU読み出しまでの時間の和で表わ
せる。 第２図ｅは、CPUが仮にチヤンネル６を第２
図ｄで読み出したとした場合のむだ時間Ｔを示し
ている。 従来の方式ではCPUの読み出しとＡ−Ｄ変換
開始指令とが同期していないため、チヤンネル７
〜チヤンネル０のいずれのデータに対してもむだ
時間は不確定となる。いいかえれば、どのチヤン
ネルのデータに対してもCPUの読み出しはラン
ダムとなるため、チヤンネル番号にかかわらず平
均すればむだ時間は同じとなる。 したがつて、変化が速いアナログ信号や制御上
重要度の高いアナログ信号に対してもむだ時間が
長くなる場合や短くなる場合が生じてくるための
不都合が生じる。 これを防ぐため、各アナログデータの変換終了
を示すステータス信号により、CPUに割り込み
を発生させ、デイジタルデータを入力する方式も
考えられる。 この場合、いずれのチヤンネルのデータに対し
てもむだ時間はＡ−Ｄ変換時間とほぼ同じとな
り、最小限に抑えられるが、割込頻度が高いため
CPUにおける処理能力を低下させる結果となる。 〔発明の概要〕 この発明は上記のような従来のものの欠点を除
去するためになされたもので、複数チヤンネルの
アナログデータをＡ−Ｄ変換する場合、最も変化
の速い信号の変化状態を制御特性上問題にならな
い程度に前記中央処理回路が捕らえることのでき
る十分に短い周期で、かつ、前記中央処理回路が
割込信号を受けて任意のチヤンネルのデータを入
力するまでの時間と最長のむだ時間との加算時間
より長いことを条件とする周期でトリガ信号発生
回路から出力されたトリガ信号をうけると、設定
器のプリセツト値がカウント値として転送され、
Ａ−Ｄ変換器の変換開始指令となるクロツク入力
によつて前記カウント値を減算し、そのとき出力
されるバイナリ値をマルチプレクサとデユアルポ
ートに選択指令として同時に供給し、前記カウン
ト値が０を示した時点に割込み信号を出力するプ
リセツタブル・ダウンカウンタを有する制御回路
を具備したことにより、各チヤンネルのむだ時間
が確定でき、重要度の高いデータを適当なチヤン
ネルに配することにより、むだ時間を量少限に抑
えることができ、さらに割込頻度を減少させるこ
とができるＡ−Ｄ変換装置を提供するものであ
る。 〔発明の実施例〕 以下、この発明の一実施例を前記第１図と同一
部分に同一符号を付した第３図について説明す
る。第３図において、１０はマルチプレクサ１の
チヤンネルあるいはRAMのアドレスを選択する
ための制御回路で、分周回路７、プリセツタブ
ル・ダウンカウンタ８、設定器９で構成されてい
る。 １１は例えば電源投入によつて起動するトリガ
信号発生回路であり、このトリガ信号発生回路１
１は、最も変化の速い信号の変化状態を制御特性
上問題にならない程度に前記中央処理回路が捕ら
えることのできる十分に短い周期で、かつ、前記
中央処理回路が割込信号を受けて任意のチヤンネ
ルのデータを入力するまでの時間と最長のむだ時
間との加算時間より長いことを条件とする周期で
トリガ信号を発生するように構成されている。 この発明の実施例は上記の構成から成るもの
で、プリセツタブル・ダウンカウンタ８にトリガ
信号発生回路１１からトリガ信号が入力される
と、設定器９にあらかじめ設定されているプリセ
ツト値がカウント値としてプリセツタブル・ダウ
ンカウンタ８に転送される。 一方、クロツクは分周回路７で分周され、プリ
セツタブル・ダウンカウンタ８のダウンカウント
動作のクロツク入力となる。 プリセツタブル・ダウンカウンタ８は入力クロ
ツクにより、カウント値を７から０に順次に減少
してゆき、そのバイナリ値が出力される。 カウント値が０を示している時点でなおクロツ
クが入力されると、それにより発生するボロー信
号が分周回路の分周動作を停止させる。 したがつて、プリセツタブル・ダウンカウンタ
８への入力クロツクが中断され、カウント動作が
停止する。そして次のトリガ信号が入力されるま
で停止状態を継続する。 この間プリセツタブル・ダウンカウンタ８から
出力されているバイナリ値が、マルチプレクサ１
のアナログ入力のチヤンネル選択指令となる。 バイナリ値が７から０に推移するに伴ない、マ
ルチプレクサ１はチヤンネル７からチヤンネル０
までアナログ入力チヤンネルが順次切りかわる。
それと同時にデユアルポートRAM３の格納アド
レスを指示することにより、マルチプレクサ１の
選択チヤンネルとデユアルポートRAM３の格納
アドレスが同期、対応づけられて推移してゆく。 この間プリセツタブル・ダウンカウンタ８への
入力クロツクがＡ−Ｄ変換器２への変換開始指令
となり、それに対応するＡ−Ｄ変換器２の変換終
了指令がデユアルポートRAM３への書き込み信
号となる。 チヤンネル０のアナログデータがＡ−Ｄ変換さ
れ、そのデイジタルデータがデユアルポート
RAM３に格納されるとCPU４へ割込信号を発生
する。CPU４はこの割込信号によりデユアルポ
ートRAM３をアクセスし、任意のチヤンネルの
データを入力できる。 ここで、CPU４が読み出し中であるデユアル
ポートRAM３のアドレスと同一アドレスにＡ−
Ｄ変換された新たなデイジタルデータが書き込ま
れる恐れがある場合のために信号優先回路６を設
けている。しかし同一アドレスのアクセスが同時
に発生する恐れがないことが明らかな場合、この
信号優先回路６は不要となる。 上記Ａ−Ｄ変換器２とCPU４はデユアルポー
トRAM３を介してデータの授受を行うため、
CPU４はＡ−Ｄ変換とは独立にデイジタルデー
タを得ることができる。そのため、変換に要する
時間、CPU４の処理動作を停止させる必要がな
く、Ａ−Ｄ変換８回に１度の割込処理でよいもの
である。 第４図は、前記第３図に示すこの発明の一実施
例の動作を説明するタイミング図で、第４図ａは
外部トリガ信号で、この外部トリガ信号は最も変
化の速い信号の変化状態を制御特性上問題になら
ない程度に前記中央処理回路が捕らえることので
きる十分に短い周期で、かつ、前記中央処理回路
が割込信号を受けて任意のチヤンネルのデータを
入力するまでの時間と最長のむだ時間との加算時
間より長いことを条件とする周期でトリガ信号発
生回路から出力される。 第４図ｂはＡ−Ｄ変換開始信号、第４図ｃはＡ
−Ｄ変換終了信号すなわちRAM３の書き込み信
号、第４図ｅはＡ−Ｄ変換器の変換時間ｔ、第４
図ｄは割込信号を表わしている。第４図ｆは、各
チヤンネルの変換開始時点すなわちサンプリング
時点からCPU４がデイジタルデータを読み出す
までの時間T₀〜T₇を示しているもので、上から
順にそれぞれチヤンネル０、チヤンネル１、チヤ
ンネル２……チヤンネル７の、むだ時間であり、
ここで、時間T₇が最長のむだ時間となる。 したがつて、各チヤンネルに対するむだ時間
T₀〜T₇が確定されるために、変化が速いデータ
や制御上重要度の高いアナログデータをむだ時間
の短いチヤンネル０から順次配置することができ
る。 チヤンネル０においては、Ａ−Ｄ変換器２の変
換時間がほぼむだ時間と等しくなる。 なお、上記実施例では、８チヤンネルの場合に
ついて説明したが、チヤンネル数は任意であり、
プリセツト値とデユアルポートRAMの容量を変
えることにより容易にチヤンネル数を変更でき
る。さらにＡ−Ｄ変換器の分解能に応じ、デユア
ルポートRAMのビツト数を変更させることによ
り分解能も任意に選べる。 また、CPUへの割込発生信号をプリセツタブ
ル・ダウンカウンタに入力するトリガ信号とすれ
ば、従来のＡ−Ｄ変換装置と同様の働きをする。

【発明の効果】

以上のように、この発明によれば、Ａ−Ｄ変換
動作とCPUのデイジタルデータの入力動作とが
同期する構成としたので、各チヤンネルに対する
むだ時間を確定することができ、重要度の高いデ
ータをむだ時間の短いチヤンネルに配置してむだ
時間を最小限に抑えることができる。また、
CPUに対しては、全チヤンネルがＡ−Ｄ変換さ
れた後に割込信号を与える構成としたので、割込
頻度を（１／マルチプレクサのチヤンネル数）に
減少させることができ、CPUのメイン処理能力
の向上をはかれるものが得られる効果がある。

【図面の簡単な説明】

第１図は従来のＡ−Ｄ変換装置の回路構成を示
すブロツク図、第２図は動作中のタイミング図、
第３図は、この発明の実施例によるＡ−Ｄ変換装
置の回路構成を示すブロツク図、第４図は動作中
のタイミング図である。 １はマルチプレクサ、２はＡ−Ｄ変換器、３は
デユアルポートRAM、４はCPU、５はインター
フエイス／制御ロジツク、６は信号優先回路、７
は分周回路、８はプリセツタブル・ダウンカウン
タ、９は設定器、１０は制御回路、１１はトリガ
信号発生回路。なお、図中同一符号は同一または
相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 複数チヤンネルのアナログデータを順次に選
   択するマルチプレクサと、前記選択されたアナロ
   グデータをデイジタルデータに変換するＡ−Ｄ変
   換器と、前記変換されたデイジタルデータを格納
   するデユアルポートメモリと、前記デユアルポー
   トメモリからデータを読み出し処理する中央処理
   装置と、最も変化の速い信号の変化状態を制御特
   性上問題にならない程度に前記中央処理回路が捕
   ることのできる十分に短い周期で、かつ、前記中
   央処理回路が割込信号を受けて任意のチヤンネル
   のデータを入力するまでの時間と最長のむだ時間
   との加算時間より長いことを条件とする周期でト
   リガ信号を発生するトリガ信号発生回路と、前記
   トリガ信号を受けると設定器にあらかじめ設定さ
   れているプリセツト値がカウント値として転送さ
   れ、前記Ａ−Ｄ変換器の変換開始指令となる分周
   回路からのクロツク入力によつて前記カウント値
   を減算し、そのとき出力されるバイナリ値を前記
   マルチプレクサと前記デユアルポートに選択指令
   として同時に供給し、前記カウント値が０を示し
   た時点に発生する信号で前記分周回路の分周動作
   を停止させるとともに該信号を前記中央処理回路
   に割込み信号として供給するプリセツタブル・ダ
   ウンカウンタを有する制御回路を備えたＡ−Ｄ変
   換装置。