JPH02158217A - 多チャネル信号の処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多チヤネル信号の処理方法に関する。

具体的には、多くのチャネルの信号を切換えて高速性を
犠牲にせずに、しかも、この切換に用いられるＣＰＵ　
（中央処理装置〉の作業時間を短縮できるように構成し
た多ヤネルのアナログ・ディジタル変換回路およびディ
ジタル・アナログ変換回路における信号の処理方法を提
供せんとするものである。

［従来の技術］ 従来の多チャネル・アナログ・ディジタル変換回路の制
御方法を用いる回路構成を、第４Ａ図に示し説明する。

第４Ａ図において、１２Ａおよび１２Ｂはそれぞれアナ
ログ・スイッチ群であり、各入力端子１１Ａ−Ｐより入
力されたすべてのアナログ信号５１Ａ〜Ｐのすべてにつ
いて、各アナログ・スイッチＳＡ〜ＳＰを切換えて、そ
の出力であるアナログ信号５１　Ａ−Ｐを第４Ｂ図に示
すようなタイミングでＡ／Ｄ変換器１３によりディジタ
ル変換し、得られたデイタル信号５３を、Ａ／Ｄ変換器
１３とＣＰＵとの間をインタフェースするためのインタ
フェース回路（Ｉｌｏ）１４に出力している。

なお、たとえばオシロスコープでは、多チャネルのアナ
ログ信号を、ディジタル変換することなく、各アナログ
スイッチを介して時分割によりそのまま増幅器に印加す
る方法もあった。

第５Ａ図は第４Ａ図におけるインタフェース回路１４か
らの出力をＣＰＵ２６に受けた多チャネル・ディジタル
・アナログ変換回路の回路構成の従来例を示すものであ
る。

第５Ａ図において、２１はＣＰＵ　（中央処理装置）２
６と各アナログ・スイッチ群２４Ａ−Ｄの出力側との間
の結合を与えるためのインタフェース回路（Ｉｌｏ＞、
２２Ａ−Ｄは、ＣＰＵ２６と各Ｄ／Ａ変換器２３Ａ−Ｄ
との間のバス信号３２Ａ−Ｄをインタフェースするため
のインタフェース回路、Ｄ／Ａ変換器２３Ａ−Ｄは各イ
ンタフェース回路２２Ａ〜Ｄを介して出力されるバス信
号３２Ａ−Ｄをそれぞれアナログ変換している。

アナログ・スイッチ群２４Ａ−Ｄは、各Ｄ／Ａ変換器２
３Ａ−Ｄから出力されるアナログ信号３３Ａ−Ｄを時分
割により伝送するための、それぞれ８個のアナログ・ス
イッチＳＡ　　　　、５Ｓ１１〜８ 〜８．ＳＣ１〜Ｂ、ｓｏ１〜８により構成されている。

２５Ａ１〜Ａ８．２５Ｂ１〜Ｂ８．２５Ｃ１〜Ｃ８，２
５Ｄ１〜Ｄ８は、各アナログ・スイッチＳＡ１〜Ｂ、ｓ
ａ　　　　、ｓｃ　　　　、ｓ。

１〜８　　　　１〜８ 、〜８を介して出力される各アナログ信号３４Ａ１〜８
．３４Ｂ　　　１３４Ｃ，３４Ｄ１１〜８　　　　　１
〜８ 〜８をそれぞれ一時ホールドするためのアナログ電圧ホ
ールド回路である。

ＣＰＬＪ２６は各アナログ・スイッチ群２４Ａ〜Ｄにイ
ンタフェース回路２１を介してアナログ・スイッチ制御
信号３１を、各Ｄ／Ａ変換器２３Ａ〜Ｄには各インタフ
ェース回路２２Ａ−Ｄを介してディジタル出力であるバ
ス信号３２Ａ−Ｄを、それぞれ送出し、ＲＯＭ　（リー
ド・オンリ・メモリ）２７には命令データの読出しを、
ＲＡＭ　（ランダム・アクセス・メモリ）２８にはデー
タの書込み・読出しを指示する。

回路の動作を説明すると、ＲＯＭ２７より続出された命
令を受けて、ＲＡＭ２８にすでに格納されているデータ
をバス信号３２Ａ−Ｄとして読出して、各インタフェー
ス回路２２Ａ−Ｄを介して各Ｄ／Ａ変換器２３Ａ〜Ｄに
それぞれ送出される。

各Ｄ／Ａ変換器２３Ａ−Ｄによりアナログ変換された各
アナログ信＠３３Ａ〜Ｄは、ＣＰＵ２６によりインタフ
ェース回路２１を介して送出されるオン・オフを制御す
るアナログ・スイッチ制御信号３１を受けて、各アナロ
グ・スイッチ群２４Ａ〜Ｄを構成する各アナログ・スイ
ッチＳＡ１〜８、ＳＳ　　　　、ＳＣ、ＳＤ　　　　を
介して時１〜８　　１〜８　　１〜８ 分割により、それぞれ伝送される。時分割により各アナ
ログ・スイッチＳＡ　　　　、ＳＢ１〜８．１〜８ ＳＣ、ＳＤ　　　　を介して出力された各７１〜８　　
１〜８ ナログ電圧３４Ａ１〜８．３４Ｂ１〜８．３４Ｃ１〜８
．３４Ｄ１〜８は、各アナログ電圧ホールド回路２５Ａ
　　　　、２５８１〜８．２５０１〜１〜８ ８．２５Ｄ　　　により、それぞれ−時保持され１〜８ る。アナログ電圧ホールド回路２５Ａなどとしては、第
５Ｂ図に示すようにアナログ電圧ホールド用のコンデン
サ２９および高入力インピーダンスの演算増幅器３０に
より構成される回路を用いている。

以上の回路の動作は、４つのＤ／Ａ変換器２３Ａ〜Ｄか
らなる４チヤネルにおいてパラレルに行われ、そのタイ
ミング関係は第５Ｃ図に示すようになっている。

第５Ｃ図において、各アナログ・スイッチＳＡ１〜８、
ＳＢ　　　、ＳＣ、ＳＤ　　　は、１〜８　　１〜８　
　１〜８ それぞれスイッチ切換えを同じタイミングで行って、ア
ナログ電圧ホールド用のコンデンサ２９（第２Ｂ図）に
、アナログ電圧をチャージ周期の時間内で逐次印加せし
めてチャージする。このように４チヤネルずつパラレル
にコンデンサ２９をチャージするので、ＣＰＵ２６　（
第５Ａ図）の処理に要する時間は比較的短くてすみ、Ｃ
ＰＵ　２６にスイッチ切換え以外の別作業に用いること
ができる空き時間Ｔ。が多く１９られる。

第６Ａ図は他の従来例の回路構成を示しており、第５Ａ
図における対応する構成要素については同じ記号を用い
て説明する。

第６Ａ図において、第５Ａ図に示した従来例で用いられ
る回路構成と異なるところは、単一のＤ／Ａ変換器２３
により、インタフェース回路２２を介して入力されるバ
ス信号３２をアナログ変換し、得られたアナログ出力３
３を各アナログ・スイッチ群２４Ａ〜Ｄに分配している
点である。

この回路の動作のタイミング関係は第６Ｂ図に示すよう
に、まず１つのアナログ・スイッチ群２４Ａのアナログ
・スイッチＳＡ　　　　の切換えを１〜８ 行って、アナログ電圧ホールド用のコンデンサ２９（第
５８図）に、ある一定時間ずつチャージする。ついで伯
のアナログ・スイッチ３Ｂ　　　　を１〜８ 切換えながら同じようにしてアナログ電圧ホールド用の
コンデンサ２９をチャージする。このようにして各アナ
ログ・スイッチＳＡ　　　　、５Ｂ１１〜８ 〜８．ＳＣ、ＳＤ　　　　のスイッチ切換え１〜８　　
　　１〜８ を順次行い、これを繰返している。

この動作のタイミングによると、図示するように各アナ
ログ・スイッチＳＡ　　　　、ＳＢ１〜８゜１〜８ ＳＣ、ＳＤ　　　　のスイッチ切換えに要す１〜８　　
１〜８ る時間は、たとえば、それぞれ１ｍＳであり、アナログ
電圧ホールド用のコンデンサ２９のチャージ周期は４ｍ
ｓ＋ＴＣ（空き時間）であるので、ＣＰＵ２６の空き時
間ＴＣはほとんど得られないことになる。

［発明が解決しようとする課題］ 従来例におけるように、すべてのチャネルのアナログ信
号を順次ディジタル変換する方法によると、ディジタル
変換の時間が長くなるために、たとえばオシロスコープ
において、観測者が垂直軸ポジションや水平軸ポジショ
ンを調整したときに、管面上の波形の輝線の移動が、パ
ネル操作の動きに迅速に追従していかないという不満を
与えるという解決すべき課題があった。しかも、各アナ
ログ・スイッチの切換え制御のためのＣＰＵの占有時間
が長くなり、ＣＰＵを別作業に用いることができる空き
時間がほとんど１ｑられなくなるという課題もあった。

これに対処するためには、入力アナログ信号に変化があ
ったかどうかを検出し、変化があったときにのみディジ
タル変換するという方法も採り得るが、これによると、
検出する分解能によって、オシロスコープでは波形の輝
線の移動がスムーズでなくなるという課題が生ずる。ま
た、オシロスコープにおいて、垂直軸ポジションや水平
軸ポジションを調整する各ボリューム電圧をディジタル
変換することなくアナログ信号のままで増幅器に印加す
る方法では、ボリューム電圧になめらかでない変化があ
ると、それがそのまま波形の輝線のフラッキとして現わ
れ、輝線が安定でなくなるという課題があった。そのう
え、垂直軸ポジションなどのボリューム電圧をディジタ
ル変換しないことから、ＣＰＵを用いての外部コントロ
ールを用いてのコントロールを行うことができないとい
う未解決の課題もあった。

他方、第５Ａ図に示した回路構成を用いた多チャネル・
ディジタル・アナログ変換方法の従来例によると、４組
のＤ／Ａ変換器とインタフェース回路を介してたる点で
、比較的高速に動作しＣＰＵを別作業に用いることがで
きる空き時間を多く得られるものの、回路としては高価
格なものになるという解決されるべき課題があった。

また、第６Ａ図に示した回路構成による他の従来例では
、Ｄ／Ａ変換器２３およびインタフェース回路２２がと
もに単一であり、低価格化は可能ではあるが、アナログ
・スイッチの切換えをＣＰＵを使用してソフトウェアで
制御する場合、ＣＰＵの占有時間が長くなり、ＣＰＵを
別作業に用いるだけの余裕が１ｑられす、他の処理のた
めにはざらに別のＣＰＵが必要となるという課題があっ
た。

［課題を解決するためＱ手段］ 本発明はこのような課題を解決するためになされたもの
であり、一般に処理を要求される信号の間には要求され
る処理速度の遅速があることから、複数個のアナログ・
スイッチ群の切換えを過当に行うことにより、ＣＰＵの
空き時間が得られるようにするための制御手段を設けた
。

［作用コ このような制御手段を設けたことにより、たとえば、応
答速度の速いデータは１つのアナログ・スイッチ群を介
して周期ごとに毎回Ａ／Ｄ変換およびＤ／Ａ変換し、応
答速度の遅いデータは他のアナログ・スイッチ群を介し
てして別々の周期においてＡ／Ｄ変換およびＤ／Ａ変換
するので、ＣＰＵをスイッチ切換えの制御以外の作業に
用いるための空き時間が得られるようになった。

［実施例］ 本発明の１実施例の回路構成を第１Ａ図および第１Ｂ図
に示し説明する。ここで、第４Ａ図および第５Ｂ図に対
応する構成要素には同じ記号を付した。

第１Ａ図は多チャネル・アナログ・ディジタル変換回路
の回路構成を示すものであり、第４Ａ図の従来例と異な
るところは、ＣＰＵ２６　（第１Ｂ図）と各アナログ・
スイッチ群１２Ａ、１２ＢおよびＡ／Ｄ変換器１３との
間をインタフェースするためのインタフェース回路１５
を介して、ＣＰｔＪ２６の指示を受けてＲＯＭ２７（第
１Ｂ図）より読出されたデータをバス信号２０を介して
、各アナログ・スイッチ群１２Ａ、１２ＢおよびＡ／Ｄ
変換器１３へ送出する制御方法にある。すなわち、ＣＰ
ｔＪ２６は、アナログ・スイッチ群１２Ａ。

１２Ｂを制御するバス信号３５を出力し、これを受けた
各アナログ・スイッチ群１２Ａ、１２Ｂでは、高速の処
理が要求されるアナログ信号については、設定された１
期間内に必ず１回高速処理を要求されたアナログ信号５
１　Ａ−Ｈの接続されたアナログ・スイッチ１２Ａをオ
ンにしてＡ／Ｄ変換器１３によりディジタル変換し、高
速の処理が要求されないアナログ信号５１Ｊ”Ｐについ
ては、数期間ごとに１回アナログ・スイッチ群、１２Ｂ
をオンにして、Ａ／Ｄ変換器１３によりディジタル変換
して、インタフェース回路１４を介してバス信号２０と
してＲＡＭ２０に伝送されて格納される。

第１Ｂ図は、このようにして得られたディジタル信号５
３を受けた多チャネル・ディジタル・アナログ変換回路
の制御方法を用いる回路構成を示すものである。

第１Ｂ図において、信＠源１６は、たとえばロータリ・
エンコーダなどであり、デジタルの信号を出力し、イン
タフェース（Ｉｌｏ＞’１７を介して出力される。ＲＡ
Ｍ２８に格納されたデータまたは信号源１１からのディ
ジタル・データが選択されて、Ｄ／Ａ変換されるべきバ
ス信＠３２となる。

ＣＰＵ２６は、インタフェース２１を介してアナログ・
スイッチ制御信号３１を出力し、これによって各アナロ
グ・スイッチ群２４Ａ−Ｄのうち１つ、たとえば２４Ａ
は、アナログ電圧ホールド用のコンデンサ２９（第５Ｂ
図）の各チャージ周期において毎回オンにして、高速の
データを出力させ、他のアナログ・スイッチ群２４　Ｂ
−Ｄは、それぞれコンデンサ２９の別個のチャージ周期
においてオンにして、低速のデータを出力させている。

第２Ａ図は第１Ａ図および第１Ｂ図に示した回路の動作
のタイミング関係の一例を示づものである。ここで、（
ａ）に示すように、アナログ・スイッチ群１２Ａ、１２
Ｂの動作の１周期を；ｉｎｓ、その整数倍（本実施例で
は、６倍）の期間を１フレームとし１、第１フレームか
ら第７フレームまでを１実行期間としている。

１フレーム内では、第２Ａ図（Ｂ）に示すように、たと
えばオシロスコープの垂直軸ポジションや水平軸ポジシ
ョンのボリューム電圧などの比較的高速の処理が要求さ
れるアナログ信号５１Ａ〜５１１−１のうちのたとえば
５１　Ａ−Ｅをフレームごとに必ず１回アナログ・スイ
ッチＳへ〜ＳＥ（同図）をオンにして、△／Ｄ変換器１
３によりディジタル信号に変換する。１フレームの期間
を９ｍｓ〜５ＱｍＳの間で設定すれば、たとえばオシロ
スコープの観測者がボリューム電圧を変化させたときに
、その操作に迅速に追従した波形の輝線の移動を）ｑる
ことができる。また別の測定においては、アナログ信号
５１Ａ〜５′１Ｈのうちのたとえば５１Ｄ〜５１Ｈを毎
フレームごとにＡ／Ｄ変換する。

これに対して、オシロスコープの垂直、水平増幅器の調
整、自動校正用？Ｈ肚などの高速の処理が要求されない
アナ［１グ信号５１１〜５１Ｐのうらのたとえば５１１
〜５１０については、７フレームに１回アナログ・スイ
ッチ３１〜ＳＯをオンにして、△／Ｄ変換器１３により
ディジタル信号に変換する。また別の測定においてはア
ナログ信号５１１〜５１Ｐのうちのたとえば５１Ｊ〜５
１Ｐの信号についてＡ／Ｄ変換する。このように、高速
の処理を要するアナログ信号たとえば５２Ａ−Ｅについ
ては各フレームごとにアナログ・インチ５Ａ−３Ｅを切
換えてディジタル変換し、高速の処理を要しないアナロ
グ信号５２Ｉ〜Ｏについては、７フレームごとにアナロ
グ・スイッチ５Ｉ−３０を切換えてディジタル変換する
ことにより、’ＣＰＵ２６（第１Ｂ図）の占有時間を短
縮し、ＣＰＵ２６を別作業に用いるための空き時間を得
ることができる。以上のようにして出力されるディジタ
ル信号５３（第１Ａ図）は、ＲＡＭ２８に格納され、格
納されたデータが読出されてＤ／Ａ変換器２３（第１Ｂ
図）によりアナログ変換され、得られたアナログ信号は
アナログ・スイッチ群２４Ａ〜２４Ｄを介して第２Ａ図
（Ｃ）に示すタイミングで出力される。

第２Ｂ図は、第１Ｂ図におけるアナログ・スイッチ群２
４Ａ−Ｄの制御動作のタイミングの一例を示すものであ
り、コンデンサ２９（第５Ｂ図）の、おるチャージ周期
において、アナログ・スイッチＳＡ　　　　を切換えて
コンデンサ２９をチｉ’１〜８ −ジし、そのチャージ周期内においては、その他のアナ
ログ・スイッチ群２４Ｃ，２４Ｄのアナログ・スイッチ
ＳＣ、ＳＤ　　　　はオフのま１〜８　　１〜８ まとしておく。そして、つぎのチャージ周期においては
、先の１つのアナログ・スイッチＳＡ１〜８を再び切換
え、ついでざらに他のアナログ・スイッチＳＣを切換え
、そのチャージ周期に１〜８ おいては、その他のアナログ・スイッチＳＢ１〜８、Ｓ
Ｄ　　　はオフのままにしておく。以上の１〜８ 動作をコンデンサ２９の各チャージ周期において繰返す
ことにより、チャージ周期たとえば４ｍｓのうち、各ア
ナログ・スイッチＳＡ　　　　、５Ｂ１１〜８ 〜８．ＳＣ、ＳＤ　　　　を切換えてコンデ１〜８　　
　　１〜８ ンサ２９をチャージする時間１ｍｓの１対分２ｍｓを差
引いた残余の２ｍｓがＣＰＵ２６（第１Ａ図）の空き時
間Ｔ。とじて得ることができる。

ここで、アナログ・スイッチ５Ａ−３Ｐ（第１Ａ図）と
アナログ・スイッチＳＡ１〜ＳＤ８　（第１８図）の動
作は第２Ａ図および第２Ｂ図に示すように同期関係には
ない。それは、Ａ／Ｄ変換されたデータは一度ＲＡＭ２
８に格納されるからである。したがって、それらのアナ
ログ・スイッチを同期して動作させてもさしつかえない
。

第３Ａ図は、以上の実施例におけるＣＰＵ（第１Ｂ図）
が指示する回路全体の制御動作の流れである割込みルー
チンを、第３Ｂ図は、割込みを受ける、たとえばオシロ
スコープの装置全体の制御動作の流れであるメイン・ル
ーチンを示すものである。

第３Ａ図において、ＣＲＴ上のキャラクタに変更がある
かどうかを確認しく３１０１）、変更があれば（８１０
１Ｙ）　、ＣＲＴ上の表示を更新して（Ｓ１０２＞、メ
イン・ルーチンに移行する。

キャラクタに変更がなければ（３１０１Ｎ＞、ａｍｓご
との定期割込みがあるかどうかを確認しく３１０３）、
定期割込みがなければ（８１０３Ｎ）、キー処理を行っ
て（Ｓ１０４）、メイン・ルーチンに移行する。

定期割込みがあれば（Ｓ１０３Ｙ）、多チャネル・アナ
ログ・デイタル変換を行う（３１０５）。

得られたディジタル信号３３（第１Ｂ図）はアベレージ
ングしてから（８１０６）、第３Ｃ図のサブルーチンに
示す多チャネル・ディジタル・アナログ変換を行って（
３１０７）、メイン・ルーチンに移行する。

メイン・ルーチンでは、初期条件を設定するための初期
化を行い（３１０８）、初期化が完了すれば、たとえば
自動レンジの切換えを行って（Ｓ１０９）、垂直軸や時
間軸などの自動校正による調整をする（３１１０）。調
整がなされれば、被測定電圧の測定を行い（Ｓ１１１）
、被測定信号の周期をカウンタにより測定しく３１１２
）、それらの測定結果から必要とされる演算を行ってい
る（３１１３）。

ここでステップ５１０７に示したサブルーチンの内容を
第３Ｃ図に示し説明する。

ＣＰＵ２６（第１Ｂ図）からのアナログ・スイッチ制御
信号３１を受けて、アナログスイッチ群２４Ａが制御さ
れ、コンデンサ２９をチャージする（３１２１＞。つぎ
に、アナログ・スイッチ群２４Ｂを制御するか否かが問
われ（３１２２）、その結果、アナログ・スイッチ群２
４Ｂを制御する場合は（Ｓ１２２Ｙ）、ステップ５１２
４に移行してアナログ・スイッチ群２４Ｂが制御され、
コンデンサ２９をチャージする（Ｓ１２４）。ステップ
５１２２において、アナログ・スイッチ群２４Ｂを制御
しない場合には（３１２２Ｎ＞、アナログ・スイッチ群
２４Ｃを制御するか否かが問われ（３１２３）、アナロ
グ・スイッチ群２４Ｃを制御する場合は（３１２３Ｙ）
　、アナログ・スイッチ群２４Ｃを制御して、コンデン
サ２９をチャージする（３１２５＞。ステップ５１２３
において、アナログ・スイッチ群２４Ｃを制御しない場
合は（３１２３Ｎ＞　、ステップ８１２６に移行して、
アナログ・スイッチ群２４Ｄを制御して、コンデンサ２
９をチャージする（３１２６）。ついで、ＣＰＵ２６が
スイッチ切換え以外の別作業のための時間が必要か否か
が問われ（５１２７）、別作業時間が必要であれば（Ｓ
ｌ　２７Ｙ）　、ステップ８１２８に移行して別作業時
間を設定しく８１２８＞、別作業時間を必要としない場
合は（８１２７Ｎ＞、ただちにメイン・ルーチン（第３
Ｂ図）へ移行する。

第１Ｂ図においては、４ｆｌｉｉｌのアナログ・スイッ
チ群２４Ａ−Ｄを用いた場合を説明したが、たとえば８
個のアナログ・スイッチ群２４Ａ−Ｈを用いて最初の周
期においては、アナログ・スイッチ群２４Ａ、Ｂ、Ｃを
、２番目の周期においては、２４Ａ、Ｄ、Ｅを、３番目
の周期においては、２４Ａ、Ｆ、Ｇを、４番目の周期に
おいては、２４Ａ、Ｂ、ｌ−１を、５番目の周期におい
ては、２４Ａ。

Ｃ，Ｄを動作せしめるように制御してもよい。

［発明の効果Ｊ 以上の説明から明らかなように、本発明によるならば、
多チャネルのアナログ・ディジタル変換およびディジタ
ル・アナログ変換における各アナログ・スイッチのオン
・オフの切換えに要するＣＰＬＩの占有時間を短縮する
ことができることから、ＣＰＵを別作業に用いるための
空き時間を得ることが可能となる結果、ＣＰＬＪの利用
効率が高められ、ざらに別のＣＰＵを用いる必要がなく
なる。

また、高速の処理が要求される、たとえばオシロスコー
プにおける垂直軸、水平軸ポジションなどのパネル設定
電圧のようなアナログ信号については、設定された各周
期あるいはコンデンサの各チャージ周期ごとに毎回オン
するアナログ・スイッチを用い、垂直、水平増幅器の調
整、自動校正用のように高速の処理が要求されないアナ
ログ信号には、他のアナログ・スイッチを用いることに
より、応答速度の使い分けをすることができる。

ざらに、入力されたアナログ信号のディジタル変換およ
びアベレージングを行っているので、たとえばオシロス
コープにおける垂直ポジションのボリューム電圧をアナ
ログ信号のままで増幅器に印加した場合に生ずることの
ある輝線のフラツキを解消することができるとともに、
ポジション調整もスムースとなり、安価なボリュームで
も十分に用いることが可能となる。また、パネル設定電
圧の外部コントロールおよび表示波形の追従性の向上を
実現することができるうえに、多チャネルのアナログ・
ディジタル変換およびディジタル・アナログ変換をそれ
ぞれ単一のＡ／ＤおよびＤ／Ａ変換器により行っている
ので、安価な構成とすることができる。したがって、本
発明の効果は極めて大きい。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明の一実施例の回路構成
図、 第２Ａ図は第１Ａ図および第１Ｂ図に示した回路の動作
を示すためのタイム・チャート、第２Ｂ図は第１Ｂ図に
示した回路構成による各アナログ・スイッチの動作を示
すためのタイム・チャート、 第３Ａ図および第３Ｂ図は第１Ａ図および第１Ｂ図に示
した回路の動作の流れを示すためのフロー・チＶ−ト、 第３Ｃ図は第３Ｂ図に示した多チャネル・ディジタル・
アナログ変換のサブ・ルーチンの内容を示すためのフロ
ー・チャート、 第４Ａ図は多チャネル・アナログ・ディジタル変換回路
の従来例の回路構成図、 第４Ｂ図は第４Ａ図に示した回路の動作を示すタイム・
チャート、 第５Ａ図は多チャネル・ディジタル・アナログ変換回路
の従来例の回路構成図、 第５Ｂ図は第５Ａ図におけるアナログ電圧用ホールド回
路の構成を示す回路図、 第５Ｃ図は第５Ａ図に示した回路構成による各アナログ
・スイッチ群の動作を示すためタイム・チャート、 第６Ａ図は多チャネル・ディジタル・アナログ変換回路
の他の従来例の回路構成図、 第６Ｂ図は第６Ａ図に示した回路構成による各アナログ
・スイッチ群の動作を示すためのタイム・チャートであ
る。 １１Ａ〜Ｐ・・・入力端子 １２Ａ、１２Ｂ・・・アナログ・スイッチ群１３・・・
Ａ／Ｄ変換器 １４．１５・・・インタフェース回路 １６・・・信号源 １７・・・インタフェース回路 ２０・・・バス信号 ２１．２２．２２Ａ−Ｄ・・・インタフェース回路２３
．２３Ａ〜Ｄ・・・Ｄ／Ａ変換器 ２４Ａ−Ｄ・・・アナログ・スイッチ群２５Ａ　　　　
、２５Ｂ　　　　、２５０１〜８゜１〜８　　　　　１
〜８ ２５Ｄ　　　　・・・アナログ電圧ホールド回路１〜８ ２６・・・ＣＰＵ　　　　　　２７・・・ＲＯＭ２８・
・・ＲＡＭ　　　　　　２９・・・コンデンサ３０・・
・演綽増幅器 ３１・・・アナログ・スイッチ制御信号３２．３２Ａ−
Ｄ・・・バス信号 ３３．３３Ａ−Ｄ・・・アナログ信号 ３５・・・バス信号 ４４、Ａ　　　　、４４Ｂ　　　　、４４Ｃ１〜８１〜
８　　　１〜８ ４４Ｄ　　　　・・・アナログ信号 １〜８ ５１　Ａ−Ｐ・・・アナログ信号 ５３・・・ディジタル信号 ５Ａ−３Ｐ、ＳＡ　　　　、ＳＢ１〜８゜１〜８ ＳＣ、ＳＤ　　　　・・・アナログ・スイッチ。 １〜８　　１〜８

Claims (1)

1. 【特許請求の範囲】 複数の入力されたアナログ信号を切換えるためのｉ個の
   アナログ・スイッチよりなるｊ個のアナログ・スイッチ
   群（１２Ａ，１２Ｂ）と、 前記アナログ・スイッチ群を介して得られたアナログ信
   号をディジタル信号に変換するためのアナログ・ディジ
   タル変換手段（１３）と、 前記アナログ・ディジタル変換手段により得られたデー
   タであるディジタル信号をアナログ電圧に変換するため
   の１つのディジタル・アナログ変換手段（２３）と 前記１つのディジタル・アナログ変換手段からのアナロ
   グ出力を分配するためのｍ個のアナログ・スイッチによ
   りなるｎ個のアナログ・スイッチ群（２４Ａ，２４Ｂ，
   ２４Ｃ，２４Ｄ）と、前記ｎ個のアナログ・スイッチ群
   により分配されるアナログ電圧を一時保持するためのｍ
   ×ｎ個のアナログ電圧ホールド回路（２５Ａ＿１＿〜＿
   ８，２５Ｂ＿１＿〜＿８，２５Ｃ＿１＿〜＿８，２５Ｄ
   ＿１＿〜＿８）とを含む回路を周期的に制御する方法に
   おいて、毎周期ごとに前記ｊ個のアナログ・スイッチ群
   のうちの特定の１つのアナログ・スイッチ群を動作せし
   め、前記ｊ個のアナログ・スイッチ群のうちの他のアナ
   ログ・スイッチ群については各周期ごとに異なるアナロ
   グ・スイッチを動作せしめるように制御し、 毎周期ごとに前記ｎ個のアナログ・スイッチ群のうちの
   特定の１つのアナログ・スイッチ群を動作せしめ前記ｎ
   個のアナログ・スイッチ群のうちの他のアナログ・スイ
   ッチ群については各周期ごとに異なるアナログ・スイッ
   チを選択して動作せしめるように制御する多チャネル信
   号の処理方法。