JPS6282821A - 多チヤネルｄａ変換器 - Google Patents
多チヤネルｄａ変換器Info
- Publication number
- JPS6282821A JPS6282821A JP22276085A JP22276085A JPS6282821A JP S6282821 A JPS6282821 A JP S6282821A JP 22276085 A JP22276085 A JP 22276085A JP 22276085 A JP22276085 A JP 22276085A JP S6282821 A JPS6282821 A JP S6282821A
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- Japan
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- channel
- converter
- sample
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は複数個のディジタルデータを同時に複数個のア
ナログデータに変換する多チャネルＤＡ変換器に関する
ものである。
ナログデータに変換する多チャネルＤＡ変換器に関する
ものである。
（従来の技術）
第１図は従来の多チャネルＤＡ（ディジタル−アナログ
）変換器の回路側図である。従来は多チャネルすなわち
ｎチャネルＯＤＡ変換回路は、ｎ個の独立したデータレ
ジスタ３−Ｌ ３−２．−．３−ｎと、ｎ個のＤＡ変換
器４−１＋ ４−２＋’−’＋ ４− ｎによって構成
していた。図中の２はインタフェイス回路で、コンピュ
ータバス１よりアドレス、データおよび制御信号を受け
て後記のように内部を制御する。５−１〜５−ｎはｎチ
ャネルのアナログ出力である。第１図の回路の動作は次
のようである。
）変換器の回路側図である。従来は多チャネルすなわち
ｎチャネルＯＤＡ変換回路は、ｎ個の独立したデータレ
ジスタ３−Ｌ ３−２．−．３−ｎと、ｎ個のＤＡ変換
器４−１＋ ４−２＋’−’＋ ４− ｎによって構成
していた。図中の２はインタフェイス回路で、コンピュ
ータバス１よりアドレス、データおよび制御信号を受け
て後記のように内部を制御する。５−１〜５−ｎはｎチ
ャネルのアナログ出力である。第１図の回路の動作は次
のようである。
コンピュータバス１よりの信号がインタフェイス回路２
に入力すると、回路２はそのアドレスよりチャネル番号
を選択し３−１〜３−ｎのうちの該当するチャネルのデ
ータレジスタにディジタルデータを書き込む。そのデー
タレジスタのデータが更新されると直ちに対応するＤＡ
変換器によってアナログデータに変換され出力される。
に入力すると、回路２はそのアドレスよりチャネル番号
を選択し３−１〜３−ｎのうちの該当するチャネルのデ
ータレジスタにディジタルデータを書き込む。そのデー
タレジスタのデータが更新されると直ちに対応するＤＡ
変換器によってアナログデータに変換され出力される。
このような従来の多チャネルＤＡ変換器では、チャネル
数のＤＡ変換器が必要であるから経済的に高価になるこ
とが欠点である。
数のＤＡ変換器が必要であるから経済的に高価になるこ
とが欠点である。
（発明の具体的な目的）
従来ｎチャネルのＤＡ変換回路を作るにはｎ個のＤＡ変
換器が必要であったが、これを１個のＤＡ変換器とｎ個
の低価格のサンプルホールド回路と若干のコントロール
回路で置換え、価格を低減することが目的である。
換器が必要であったが、これを１個のＤＡ変換器とｎ個
の低価格のサンプルホールド回路と若干のコントロール
回路で置換え、価格を低減することが目的である。
（発明の構成と動作）
第２図は本発明によるｎチャネルＤＡ変換回路の構成側
図である。図中１はコンピュータバス、２はインタフェ
イス回路でコンピュータデータバスよりアドレス、デー
タ、制御信号を受けて内部データの更新を行う。３−１
〜３−ｎはｎチャネルのディジタルデータをチャネル毎
に保持するためのデータレジスタで、その入力はインタ
フェイス回路２に、その出力はＤＡ変換器４のディジタ
ル入力にそれぞれバス状に接続されている。４はこの回
路内で唯一のＤＡ変換器で、そのアナログ出力は６−１
〜６−ｎのｎチャネルのサンプル・ホールド回路のすべ
ての入力に共通に送られる。
図である。図中１はコンピュータバス、２はインタフェ
イス回路でコンピュータデータバスよりアドレス、デー
タ、制御信号を受けて内部データの更新を行う。３−１
〜３−ｎはｎチャネルのディジタルデータをチャネル毎
に保持するためのデータレジスタで、その入力はインタ
フェイス回路２に、その出力はＤＡ変換器４のディジタ
ル入力にそれぞれバス状に接続されている。４はこの回
路内で唯一のＤＡ変換器で、そのアナログ出力は６−１
〜６−ｎのｎチャネルのサンプル・ホールド回路のすべ
ての入力に共通に送られる。
５は制御部で、データレジスタ３−１〜３−ｎよりデー
タを巡回して読み出し、ＤＡ変換器４にデータを与える
タイミングＲＤＩ〜ＲＤｎや、ＤＡ変換器４のアナログ
出力をサンプル・ホールド６−１〜６−ｎへ順に与える
ためのサンプルパルスＳＨＩ〜ＳＨｎを出力する。また
制御部５はインタフェイス回路２からのデータレジスタ
３−１〜３−ｎへの書込みと３−１〜３−ｎよりのデー
タの巡回読み出しが競合しないように制御信号Ｒ／Ｗを
インタフェイス回路２に出力する。サンプル・ホールド
回路６−１〜５−ｎはＤＡ変換器４から順次送られてく
るアナログデータを制御回路５よりのサンプルパルスに
よって保持し、その値をアナログ出カフ−１〜７−ｎに
それぞれ出力する。
タを巡回して読み出し、ＤＡ変換器４にデータを与える
タイミングＲＤＩ〜ＲＤｎや、ＤＡ変換器４のアナログ
出力をサンプル・ホールド６−１〜６−ｎへ順に与える
ためのサンプルパルスＳＨＩ〜ＳＨｎを出力する。また
制御部５はインタフェイス回路２からのデータレジスタ
３−１〜３−ｎへの書込みと３−１〜３−ｎよりのデー
タの巡回読み出しが競合しないように制御信号Ｒ／Ｗを
インタフェイス回路２に出力する。サンプル・ホールド
回路６−１〜５−ｎはＤＡ変換器４から順次送られてく
るアナログデータを制御回路５よりのサンプルパルスに
よって保持し、その値をアナログ出カフ−１〜７−ｎに
それぞれ出力する。
次に第２図の動作を第３図σ第２図の各部の波形タイム
チャートによって説明する。ディジタルデータの書込み
には第２図のコンピュータバス１よりチャネル番号を区
別するアドレス信号と、ディジタルデータおよび書込み
信号等をインタフェイス回路２へ送り込んでデータレジ
スタ３−１〜３−ｎへ個別に書込む。このとき制御部５
から出力されるリードとライトを制御するＲ／Ｗ信号は
データレジスタ３−１〜３−ｎに読み出しと書込みが同
時に発生した場合に、書込みのタイミングを遅らせるた
めの制御信号でる。このため書込みはコンピュータバス
１よりタイミングＲＤＩ〜ＲＤＲやＳＨＩ〜ＳＨｎに対
して非同期に行うことができる。
チャートによって説明する。ディジタルデータの書込み
には第２図のコンピュータバス１よりチャネル番号を区
別するアドレス信号と、ディジタルデータおよび書込み
信号等をインタフェイス回路２へ送り込んでデータレジ
スタ３−１〜３−ｎへ個別に書込む。このとき制御部５
から出力されるリードとライトを制御するＲ／Ｗ信号は
データレジスタ３−１〜３−ｎに読み出しと書込みが同
時に発生した場合に、書込みのタイミングを遅らせるた
めの制御信号でる。このため書込みはコンピュータバス
１よりタイミングＲＤＩ〜ＲＤＲやＳＨＩ〜ＳＨｎに対
して非同期に行うことができる。
データレジスタ３−１〜３−ｎに必要に応じて書込まれ
たディジタルデータは、第３図に示す読み出しタイミン
グＲＤＩ〜ＲＤｎによって順次周期的に読み出されてＤ
Ａ変換器４の入力に送られる。ＤＡ変換器は入力ディジ
タルデータを直ちにアナログデータに変換し、その出力
０ＵＴ４は第３図のように各チャネルのアナログデータ
が順にかつ周期的に出力されるものとなる。これらのア
ナログデータをサンプルパルスＳＨＩ〜ＳＨｎによって
サンプル・ホールド回路６−１〜６−ｎの８亥当チャネ
ルにホールドさせると、その出カフ−１〜７−ｎは第３
図のようになる。
たディジタルデータは、第３図に示す読み出しタイミン
グＲＤＩ〜ＲＤｎによって順次周期的に読み出されてＤ
Ａ変換器４の入力に送られる。ＤＡ変換器は入力ディジ
タルデータを直ちにアナログデータに変換し、その出力
０ＵＴ４は第３図のように各チャネルのアナログデータ
が順にかつ周期的に出力されるものとなる。これらのア
ナログデータをサンプルパルスＳＨＩ〜ＳＨｎによって
サンプル・ホールド回路６−１〜６−ｎの８亥当チャネ
ルにホールドさせると、その出カフ−１〜７−ｎは第３
図のようになる。
第３図においてｔｏはデータレジスタより読み出された
データをＤＡ変換器で変換されたアナログデータがサン
プル・ホールド回路でサンプルされる各チャネル毎の周
期を示し、該当チャネルのデータレジスタの対応アナロ
グデータでリフレッシュされる。ｔｏの値はおよそデー
タレジスタの読み出し時間、ＤＡ変換器の変換時間、サ
ンプル・ホールド回路のサンプル時間の和にチャネル数
ｎを乗じた値になる。
データをＤＡ変換器で変換されたアナログデータがサン
プル・ホールド回路でサンプルされる各チャネル毎の周
期を示し、該当チャネルのデータレジスタの対応アナロ
グデータでリフレッシュされる。ｔｏの値はおよそデー
タレジスタの読み出し時間、ＤＡ変換器の変換時間、サ
ンプル・ホールド回路のサンプル時間の和にチャネル数
ｎを乗じた値になる。
さて該当チャネルのディジタルデータが書換えられない
時は、１ｏの周期でサンプル・ホールド回路は同じアナ
ログデータで書換えられる。第３図の７−２は途中でデ
ィジタルデータが書換えられた例で、ディジタルデータ
が書換えられてからそれに対応したアナログデータが出
力するまでに最大ｔ０の時間がかかることになる。また
ｔｏの値はサンプル・ホールド回路のホールド値の変化
が必要とする精度に対して許容できるものとすることが
必要である。
時は、１ｏの周期でサンプル・ホールド回路は同じアナ
ログデータで書換えられる。第３図の７−２は途中でデ
ィジタルデータが書換えられた例で、ディジタルデータ
が書換えられてからそれに対応したアナログデータが出
力するまでに最大ｔ０の時間がかかることになる。また
ｔｏの値はサンプル・ホールド回路のホールド値の変化
が必要とする精度に対して許容できるものとすることが
必要である。
（発明の効果）
本発明の多チャネルＤＡ変換器路では、従来の回路に較
べてＤＡ変換器が１個でよく、その代わりサンプル・ホ
ールド回路がチャネル数と制御部とが必要である。サン
プル・ホールド回路のｔ０時間内におけるホールド値の
変化が必要とする精度に対し小さければ十分実用できる
ので、このようなサンプル・ホールド回路は公知のよう
に安価で入手も容易である。制御部もタイミングパルス
発生回路で、その構成はよく知られていて容易に製作さ
れる。すなわち高価なりＡ変換器は１個のみ用いて多チ
ャネルＤＡ変換器を構成できるので、チャネル数が多い
程経済的に大きな効果が得られる。
べてＤＡ変換器が１個でよく、その代わりサンプル・ホ
ールド回路がチャネル数と制御部とが必要である。サン
プル・ホールド回路のｔ０時間内におけるホールド値の
変化が必要とする精度に対し小さければ十分実用できる
ので、このようなサンプル・ホールド回路は公知のよう
に安価で入手も容易である。制御部もタイミングパルス
発生回路で、その構成はよく知られていて容易に製作さ
れる。すなわち高価なりＡ変換器は１個のみ用いて多チ
ャネルＤＡ変換器を構成できるので、チャネル数が多い
程経済的に大きな効果が得られる。
第１図は従来の多チャネルＤＡ変換器の回路構成側図、
第２図は本発明によるｎチャネルＤＡ変換回路の構成側
図、第３図は第２図の各部の波形のタイムチャートであ
る。 １・・・コンピュータバス、 ２・・・インタフェイ
ス回路、 ３・・・データレジスタ、 ４．４−１〜４
−ｎ・・・ＤＡ変換回路、 ５・・・制御器、 ５−
１〜５−ｎ・・・アナログ出力、 ６−１〜６−ｎ・
・・サンプル・ホールド回路、 ７−１〜？−ｎ・・
・アナログ出力、 ＲＤＩ〜ＲＤｎ・・・読出しタイミ
ングパルス、 ＳＨＩ〜ＳＨｎ・・・サンプルパルス、
Ｒ／Ｗ・・・データの読出しと書込みの制御信号。 〒１図 ↑２図 声３図
第２図は本発明によるｎチャネルＤＡ変換回路の構成側
図、第３図は第２図の各部の波形のタイムチャートであ
る。 １・・・コンピュータバス、 ２・・・インタフェイ
ス回路、 ３・・・データレジスタ、 ４．４−１〜４
−ｎ・・・ＤＡ変換回路、 ５・・・制御器、 ５−
１〜５−ｎ・・・アナログ出力、 ６−１〜６−ｎ・
・・サンプル・ホールド回路、 ７−１〜？−ｎ・・
・アナログ出力、 ＲＤＩ〜ＲＤｎ・・・読出しタイミ
ングパルス、 ＳＨＩ〜ＳＨｎ・・・サンプルパルス、
Ｒ／Ｗ・・・データの読出しと書込みの制御信号。 〒１図 ↑２図 声３図
Claims (1)
- コンピュータバスに接続されてアドレス、データ、制御
信号を受け取るインタフェイス回路と、該インタフェイ
ス回路の出力を共通の入力としチャネル毎のデータを保
持するチャネル毎のデータレジスタと、該各データレジ
スタの出力に共通なバスに入力を接続した１つのディジ
タル−アナログ（ＤＡ）変換回路と、変換されたアナロ
グ出力を共通入力とする各チャネル毎のサンプル・ホー
ルド回路と、前記チャネル毎のデーターレジスタを定め
られた順にかつ巡回して読み出して前記ＤＡ変換回路に
送出させるタイミングパルスと前記ＤＡ変換回路のアナ
ログ出力を前記チャネル毎のサンプル・ホールド回路に
前記タイミングパルスとして同期して定められた順にか
つ巡回して与えるサンプルパルスおよび前記インタフェ
イスからのデータレジスタへの書込みとデータレジスタ
よりの巡回読み出しが競合しないように制御する信号を
出力し周期的にリフレッシュを行う制御部を具備したこ
とを特徴とする多チャネルＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22276085A JPS6282821A (ja) | 1985-10-08 | 1985-10-08 | 多チヤネルｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22276085A JPS6282821A (ja) | 1985-10-08 | 1985-10-08 | 多チヤネルｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282821A true JPS6282821A (ja) | 1987-04-16 |
Family
ID=16787473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22276085A Pending JPS6282821A (ja) | 1985-10-08 | 1985-10-08 | 多チヤネルｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114721A (ja) * | 1988-10-25 | 1990-04-26 | Mitsubishi Electric Corp | デジタル−アナログ変換器 |
| JPH0531365U (ja) * | 1991-09-30 | 1993-04-23 | 日本コロムビア株式会社 | デイジタルオーデイオ装置 |
| JP2009159149A (ja) * | 2007-12-25 | 2009-07-16 | Toppan Printing Co Ltd | 多チャンネルｄ／ａコンバータ |
| US7982520B2 (en) | 2009-12-18 | 2011-07-19 | Advantest Corporation | Signal generating apparatus and test apparatus |
-
1985
- 1985-10-08 JP JP22276085A patent/JPS6282821A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114721A (ja) * | 1988-10-25 | 1990-04-26 | Mitsubishi Electric Corp | デジタル−アナログ変換器 |
| JPH0531365U (ja) * | 1991-09-30 | 1993-04-23 | 日本コロムビア株式会社 | デイジタルオーデイオ装置 |
| JP2009159149A (ja) * | 2007-12-25 | 2009-07-16 | Toppan Printing Co Ltd | 多チャンネルｄ／ａコンバータ |
| US7982520B2 (en) | 2009-12-18 | 2011-07-19 | Advantest Corporation | Signal generating apparatus and test apparatus |
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