JPS62123819A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、アナログ信号の可変遅延回路の植成に関する
ものである。

〔発明の背景〕

従来のアナログサンプリングによる可変遅延線は、　　
　　　　　　　゛　　複数（例えばＮ個）のコンデンサ
メモリのサンプリング周波数ｆ、を低周波ｆτ、から高
岡波ｆ■まで変化させることによって、その可変遅延時
間をＮ　／　ｆ　ＬからＮ　／　ｆ　ｏまで変化させる
ものがある。しかし、ｆしは入力信号帯域ｆ　Ｉｌｌの
２倍以上であり、ｆｌｌはコンデンサメモリのｆ、に素
子限界があるため、可変遅延範囲は最大遅延時間に対し
限られたものであった。

また、高精度の可変遅延を行なうには、サンプリング周
波数ｆｔを精度よく変化させるための高性能なサンプリ
ング制御手段が必要であった。

〔発明の［１的〕 本発明は、簡単な制御手段により、可変範ＶＨが広＜Ｌ
ＳＩ化可能なサンプリングによる可変遅延回路を提供す
ることを目的とする。

〔発明の概要〕

かかる目的を達成するために１本発明は、サンプルホー
ルド手段（Ｓ／Ｈ手段）と複数（例えばＮ段）のコンデ
ンサメモリ回路（ＣＭ回路）を直列接続し、サンプリン
グ周波数！、は一定として。

ＣＭ回路ではサンプリング周期１／ｆ８ごとに最大Ｎ　
／　ｆ　ｓの遅延を行ない、サンプリング周期１／　ｆ
　ｓ以下の短い遅延はＳ／Ｈ手段のホールド時間を制御
することにより実行する。従って１本発明により、ｆｓ
一定のままで、Ｎ　／　ｆ　ｓ以下の任意の遅延を実現
するものである。

〔発明の実施例Ｊ 以下、図を用いて本発明の実施例を詳細に説明する。

第１図は、本発明によるサンプリングによる可変遅延回
路の摺成を表わした図である。

ＩＮ端子から入力した信号は、サンプルホールド手段１
でサンプルホールドされ、その後、コンデンサメモリ回
路２によって遅延された後、出力端子３に遅延信号が出
力される。ここで、サンプリング周波数ｆｓは、信号最
大周波数ｆ　Ｈａｘの２倍以上必要であり、遅延出力信
号はｆｓごとの離散的信号値として得られる。従って、
離散信号をもとのアナログ信号にもどすため、低減ろ波
回路３を付加する場合もある。また、４はサンプルホー
ルド手段１のサンプル信号φＳの制御手段、５はコンデ
ンサメモリ回路２の書き込み信号φ１、読み出し信号φ
Ｒの制御手段であり、サンプリングクロックＣＬＫと遅
延データＤＳ、ＤＬを読み込むことにより、任意の遅延
を実行するための制御信号φＳ、φ冒、φＲを発生する
。

第２図は、本発明の具体的回路橋成の例を表わした図で
ある。

スイッチＸとコンデンサＣとバッファＡ１からなるサン
プルホールド手段の出力は、書き込みスイッチＸ１〜Ｘ
ｓによってメモリコンデンサＣ１〜ＣＮに書き込まれ、
読み出しスイッチＹ１〜ＹＮによって遅延出力される。

Ｘｏはリセットスイッチ。

Ａ２はオペアンプであり、５ＨＲ−Ｗ、５ＨＲ−Ｒはそ
れぞれ書き込みスイッチＸ１〜ＸＮ、読み出しスイッチ
Ｙ１〜ＹＮを制御するシフトレジスタである。このコン
デンサメモリ回路の詳細動作は特開昭５８−１５０１９
３で説明されている。

第３図は、スイッチＸのサンプリング信号φＳ。

コンデンサメモリ制御用シフトレジスタの書き込みパル
スφＷと読み出しパルスφＲのタイミングを表わした図
である。

φＷとφＲの位相差τＬは、サンプリング周期τし＝　
　（ｉ　＋−）　　Ｔ　　　　ｉ＝０．１．２・・・Ｎ
−１（１）となるように、制御回Ｍ５で設定される。ま
た、φ豐とφＲの周期はＮＸＴであり、シフトレジスタ
５Ｉ−ＪＲ−Ｗ、５ＨＲ−ＨのクロックＣＬ　Ｋにより
。

周期Ｔごとにシフトされ、ｊだけずれたキャパシタＣ１
、Ｃｓ”ｉに対し、書き込み読み出しを交互に行なう。

各キャパシタにおける信号のホールド時間τ皿が遅延時
間に相当する。従って、コンデンサメモリ２によって、
バッファＡ１の出力信号に対してｂ遅延したサンプリン
グ信号（サンプリング周波数＝ｆｓ）として出力端子３
に出力される。

周期Ｔ以下Ｔの短い遅延は、第３図に示すように、書き
込みパルスφＷに対し、前段のサンプルホールド手段１
のホールド時間がτＳ（ｆｓ＜’ｒ）となるようにサン
プリングパルスφＳを設定すればよい、上記短遅延τＳ
は、制御回路４によってサンプリングクロックＣＬ　Ｋ
を位相制御することにより、任意に設定できる。従って
、本発明による全体としての遅延時間τは τ＝τＳ＋τＬ（２） となり、サンプリング周期一定のままで、なる任意の遅
延が実現できる６ ところで、サンプリング手段１の最小アクイジションタ
イム（サンプリング整定時間）を八τとして、ΔτＴ以
下精度の遅延制御を要求する場合は、第４図に示すよう
に、短遅延用のサンプルホールド手段１，１′を２個（
または、３個以上）設ければよい。第５図は、上記場合
のサンプリングパルスφＳ、φＳ′のタイミングを表わ
した図である。すなわち、短遅延でＳが Ｔ−Δτ≦τｓ＜Ｔ　　　　　　　　　（４）のとき、
第２のサンプルホールド手段１′のサンプルパルスφＳ
′を第５図に示すごとく、φＳとφ冑の間に設定する。

従って、τ３を２つのサンプルホールド手段１．１′に
よって分割して遅延することにより、（４）式の場合の
短遅延を実現することができる。

第４図構成において、サンプルホールド手段を３個以上
直列接続しても目的の可変遅延が実現できることは明ら
かである。また、第１図、第４図構成において、複数の
サンプルホールド手段を複数のコンデンサメモリの前後
どちらに任意の数だけ直列接続しても目的の可変遅延が
実現できることは明らかである。

さらに、第４図に示した構成を第６図に示すごとく、Ｍ
組並列に接続することにより、第４図構成の場合と同一
のサンプリングレートでＭ倍の遅延が実現できる。第６
図において、１−１〜１−ＭはＭヶの第１のサンプリン
グ手段、１′−１〜１’−ＭはＭヶの第２のサンプリン
グ手段、２−１〜２−ＭはＭヶのコンデンサメモリ回路
、５Ｗ−１〜ＳＷ−Ｍは切換スイッチである。切換スイ
ッチ５Ｗ−１〜ＳＷ−Ｍは、サンプリング周期ごとに順
次どれか１つがＯＮとなる。

〔発明の効果〕

以下、本発明によれば、サンプリング周波数を固定した
ままで、サンプリングパルスの位相を制御することによ
り任意の遅延が実現できるので、可変筒ｖＪＩの広い遅
延回路が得られる。

また、本発明の可変遅延回路構成は、サンプルホールド
手段とコンデンサメモリ回路とそれらの制御手段とから
なるため、例えばＣＭＯＳプロセスによるスイッチドキ
ャパシタ回路で構成すれば、本発明の可変遅延回路全体
をＬＳＩ化することも可能となる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例、第２図は第１実施例
の具体的回路構成、第３図はｍｌ実施例のタイムチャー
ト、第４図は第２の実施例、第５図は第２実施例のタイ
ムチャート、第６図は第３の実施例である。 １．１’　、１−１〜１−Ｍ、１’−１〜１′〜Ｍ・・
・サンプルホールド手段、２．２−１〜２−Ｍ・・・コ
ンデンサメモリ回路、３・・・低減ろ波回路、４・・・
サンプルホールドパルス制御手段、５・・・φ豐、φｎ
制御手段。 葛　１　　図 第　Ｚ　図 ３３　ロ

Claims (1)

1. 【特許請求の範囲】 １、サンプルホールド手段と、コンデンサメモリ回路と
   、該サンプルホールド制御手段と、手段のサンプリング
   のタイミングを制御するサンプルホールド制御手段と、
   該コンデンサメモリの書込み、読出しを制御するコンデ
   ンサメモリ制御手段とを具備し、上記サンプルホールド
   手段とコンデンサメモリ回路とを直列接続したことを特
   徴とする可変遅延回路。 ２、前記サンプルホールド手段を２個以上直列接続した
   ことを特徴とする特許請求の範囲第１項に記載の可変遅
   延回路。 ３、前記サンプルホールド手段と制御信号と前記コンデ
   ンサメモリ回路の制御信号との位相が相対的に可変であ
   ることを特徴とする特許請求の範囲第１項もしくは第２
   項に記載の可変遅延回路。