JP2003060458A - アナログ制御方法、アナログ制御装置、及びａｇｃ - Google Patents

アナログ制御方法、アナログ制御装置、及びａｇｃ

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JP2003060458A JP2001244524A JP2001244524A JP2003060458A JP 2003060458 A JP2003060458 A JP 2003060458A JP 2001244524 A JP2001244524 A JP 2001244524A JP 2001244524 A JP2001244524 A JP 2001244524A JP 2003060458 A JP2003060458 A JP 2003060458A
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Abstract

(57)【要約】 【課題】レイテンシに関わらず、精度の高いアナログ制
御を行い得るアナログ制御方法、アナログ制御装置、及
びＡＧＣを提供すること。 【解決手段】アナログ制御装置１１には、ＡＤＣ１４及
び演算回路１５でのレイテンシに略相当する遅延が設定
された遅延回路１２が設けられ、アナログ信号ＩＮは遅
延回路１２とＡＤＣ１４とに入力される。これにより、
制御回路１３は、ＡＤＣ１４によりサンプリングホール
ドされたアナログ信号ＩＮの信号値と略同一値を持つア
ナログ信号Ｓ３を制御信号Ｓ２によって制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ制御方
法、アナログ制御装置、及びＡＧＣに関するものであ
る。
【０００２】近年、アナログ信号の制御をデジタル信号
により行うようになってきている。例えば、磁気ディス
ク等の記録媒体から読み出したデータであるアナログ信
号に対して、そのアナログ信号をデジタル信号に変換
し、そのデジタル信号からＧＣＡ（利得制御アンプ）の
増幅率を算出する。そして、算出した増幅率をフィード
バックしてアナログ信号の振幅を制御する。このフィー
ドバックループを繰り返すことで、アナログ信号の振幅
を一定に制御する。この時のアナログ信号に対する制御
信号の遅延、即ちデジタル処理等する演算経路での処理
時間（制御遅延：レイテンシ）がアナログ信号の制御性
に影響を与えることから、制御性の向上が要求されてい
る。
【０００３】
【従来の技術】図３２は、従来のアナログ制御装置の概
略構成図である。アナログ制御装置１１１は、アナログ
制御回路１１２、Ａ／Ｄ変換回路（以下、ＡＤＣ）１１
３、デジタル演算回路１１４を含む。
【０００４】アナログ制御装置１１１には、例えば記録
媒体等から読み出されたデータであるアナログ信号ＩＮ
が入力され、入力されたアナログ信号ＩＮは該制御装置
１１１に制御され、次回路１１５に伝達される。尚、Ａ
ＤＣ１１３、デジタル演算回路１１４は、図示しないＰ
ＬＬ回路等から供給されるクロック信号ＣＬＫに基づい
て動作する。
【０００５】アナログ制御回路１１２は、入力したアナ
ログ信号ＩＮをデジタル演算回路１１４から出力される
制御信号Ｓ３１に基づいて制御し、生成したアナログ信
号Ｓ３２をＡＤＣ１１３に出力する。又、このアナログ
信号Ｓ３２は、次回路１１５に伝達される。
【０００６】ＡＤＣ１１３は、アナログ信号Ｓ３２をデ
ジタル信号Ｓ３３に変換し、該デジタル信号Ｓ３３をデ
ジタル演算回路１１４に出力する。デジタル演算回路１
１４は、デジタル信号Ｓ３３を基に各種演算処理を実行
して上記制御信号Ｓ３１を生成し、その制御信号Ｓ３１
をアナログ制御回路１１２にフィードバックする。
【０００７】このように、アナログ制御装置１１１で
は、アナログ信号Ｓ３２に基づいて生成した制御信号Ｓ
３１をフィードバックする制御ループによってアナログ
信号ＩＮが制御される。
【０００８】図３３は、従来のアナログ制御装置１１１
を、例えば自動利得制御装置（以下、ＡＧＣ(Automatic
Gain Controller )）に具体化したブロック図である。
ＡＧＣ１２１は、利得制御アンプ（以下、ＧＣＡ(Gain
Control Amplifier)）１２２、ローパスフィルタ（以
下、ＬＰＦ）１２３、ＡＤＣ１２４、誤差演算回路１２
５、Ｄ／Ａ変換回路（以下、ＤＡＣ）１２６を含む。
尚、ＡＤＣ１２４、誤差演算回路１２５は、ＰＬＬ回路
等から供給されるクロック信号ＣＬＫに基づいて動作す
る。
【０００９】アナログ信号ＩＮは、ＧＣＡ１２２に入力
される。ＧＣＡ１２２は、アナログ信号ＩＮをＤＡＣ１
２６から出力される制御信号Ｓ４１に基づき設定したゲ
インにて制御し、該制御された振幅を持つアナログ信号
Ｓ４２をＬＰＦ１２３に出力する。
【００１０】ＬＰＦ１２３は、ＧＣＡ１２２のアナログ
信号Ｓ４２から高周波成分を除去したアナログ信号Ｓ４
３をＡＤＣ１２４に出力する。ＡＤＣ１２４は、ＬＰＦ
１２３からのアナログ信号Ｓ４３をデジタル信号Ｓ４４
に変換し、そのデジタル信号Ｓ４４を誤差演算回路１２
５に出力する。
【００１１】誤差演算回路１２５は、デジタル信号Ｓ４
４と予め設定される目標値とを比較し、その誤差成分を
積分して生成したデジタル信号Ｓ４５をＤＡＣ１２６に
出力する。ここで、目標値とは、ＬＰＦ１２３から出力
されるアナログ信号Ｓ４３の振幅をＡＤＣ１２４の入力
レベルに対しほぼフルレンジとなるようにする値であ
る。
【００１２】ＤＡＣ１２６は、誤差演算回路１２５から
出力されるデジタル信号Ｓ４５をアナログ信号に変換し
て上記制御信号Ｓ４１を生成し、該制御信号Ｓ４１をＧ
ＣＡ１２２にフィードバックする。
【００１３】図３４は、誤差演算回路１２５の具体的構
成を示すブロック図である。誤差演算回路１２５は、第
１〜第３演算回路１３１〜１３３と、第１〜第３フリッ
プフロップ（以下、ＦＦ）１３４〜１３６とから構成さ
れる。
【００１４】第１演算回路１３１は、上記ＡＤＣ１２４
からのデジタル信号Ｓ４４を絶対値化して出力する演算
回路であって、第１ＦＦ１３４は、該第１演算回路１３
１の出力信号をクロック信号ＣＬＫに基づいてラッチし
て出力する。第１ＦＦ１３４の出力信号Ｄ１は、第２演
算回路１３２に入力される。
【００１５】第２演算回路１３２は、予めレジスタ等
（図示略）に格納されている目標値と第１ＦＦ１３４の
出力信号Ｄ１との誤差成分を算出し、該算出結果に基づ
く出力信号Ｄ２を第２ＦＦ１３５に出力する。第２ＦＦ
１３５は、第２演算回路１３２の出力信号Ｄ２をクロッ
ク信号ＣＬＫに基づいてラッチして出力し、その出力信
号Ａを第３演算回路１３３に出力する。
【００１６】第３演算回路１３３は、第２ＦＦ１３５の
出力信号Ａ（即ち、第２演算回路１３２の出力信号Ｄ
２）を積分して出力する演算回路であって、その出力信
号Ｓはフィードバックされて該第３演算回路１３３の入
力信号Ｂとして入力される。この第３演算回路１３３の
出力信号Ｓは、第３ＦＦ１３６に入力される。第３ＦＦ
１３６は、第３演算回路１３３の出力信号Ｓをクロック
信号ＣＬＫに基づいてラッチして出力し、その出力信号
を上記ＤＡＣ１２６（図３３参照）に出力する。
【００１７】このように構成されたＡＧＣ１２１では、
ＧＣＡ１２２の出力信号Ｓ４２に基づいて制御信号Ｓ４
１をフィードバックする制御ループによってＧＣＡ１２
２のゲインを最適化し、ＡＤＣ１２４の入力レンジに対
応する振幅を持つアナログ信号Ｓ４３を得るようにして
いる。そして、ＡＧＣ１２１は、ＡＤＣ１２４から出力
されるデジタル信号Ｓ４４を次回路としてのデジタル回
路等に出力する。
【００１８】
【発明が解決しようとする課題】ところで、上記図３２
に示す従来のアナログ制御装置１１１では、アナログ信
号ＩＮを制御するための制御ループ（ＡＤＣ１１３及び
デジタル演算回路１１４）に起因した制御遅延（レイテ
ンシ）が発生する。つまり、図３３に示す従来のＡＧＣ
１２１では、その制御ループにおけるＡＤＣ１２４及び
誤差演算回路１２５の処理時間がアナログ信号ＩＮに対
するレイテンシとなる。
【００１９】誤差演算回路１２５には、第２及び第３演
算回路１３２，１３３（図３４参照）の演算速度を高速
にする為、それらの入出力段に第１〜第３ＦＦ１３４〜
１３６が設けられている。これら３段の第１〜第３ＦＦ
１３４〜１３６に起因して誤差演算回路１２５に生じる
レイテンシは、クロック信号ＣＬＫの３クロック分に相
当し、そこでのレイテンシの影響は特に大きくなってい
た。
【００２０】例えば、図３５に示すように、時刻Ｔ１に
アナログ信号ＩＮをサンプリングし、そのサンプリング
値を持つデジタル信号からＡＤＣ１２４及び誤差演算回
路１２５を介して生成された制御信号Ｓ４１が時刻Ｔ２
にＧＣＡ１２２に供給される。つまり、時刻Ｔ１におけ
るアナログ信号ＩＮにより生成した制御信号Ｓ４１が時
刻Ｔ２におけるアナログ信号ＩＮに作用する。これら時
刻Ｔ１，Ｔ２の差（＝Ｔ２−Ｔ１）がＡＤＣ１２４及び
誤差演算回路１２５における処理時間であり、制御遅延
（レイテンシ）である。そして、この時刻Ｔ２に供給さ
れる制御信号Ｓ４１はその時のアナログ信号ＩＮに対し
て適切ではない（制御信号Ｓ４１は、時刻Ｔ１における
アナログ信号ＩＮの値と目標値との差に基づく演算値は
含んでいるが、時刻Ｔ２におけるアナログ信号ＩＮの値
と目標値との差に基づく演算値を含んでいない）。従っ
て、アナログ制御の精度が悪く、アナログ信号ＩＮの振
幅が一定値に収束するまでに時間がかかっていた。
【００２１】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、レイテンシに関わら
ず、精度の高いアナログ制御を行い得るアナログ制御方
法、アナログ制御装置、及びＡＧＣを提供することにあ
る。
【００２２】
【課題を解決するための手段】請求項１に記載の発明に
よれば、アナログ信号をデジタル信号に変換し、該デジ
タル信号を演算処理して生成した制御信号に基づいて前
記アナログ信号が制御される。この際、前記制御信号を
生成する経路にて生じるレイテンシに対応して前記アナ
ログ信号が遅延され、該遅延後のアナログ信号が制御さ
れる。
【００２３】請求項２に記載の発明によれば、アナログ
信号をデジタル信号に変換し、該デジタル信号を演算処
理して生成した制御信号に基づいて前記アナログ信号が
制御される。この際、前記制御信号を生成する経路にて
生じるレイテンシに対応して前記アナログ信号がクロッ
ク信号に同期して遅延され、該遅延後のアナログ信号が
制御される。
【００２４】請求項３に記載の発明によれば、前記制御
信号は、所定のタイミングでサンプリングされる前記ア
ナログ信号のサンプリング値に基づいて生成される。そ
して、前記アナログ信号の遅延は、前記制御信号が前記
サンプリングタイミングに対応した値を持つアナログ信
号に作用するような遅延に設定される。
【００２５】請求項４に記載の発明によれば、前記制御
信号は、所定のタイミングでサンプリングされる前記ア
ナログ信号のサンプリング値に基づいて生成される。そ
して、前記アナログ信号の遅延は、前記制御信号が前記
サンプリングタイミングに対し、それ以前のサンプリン
グタイミングに対応した値を持つアナログ信号に作用す
るような遅延、即ち前記レイテンシ以上に設定される。
【００２６】請求項５に記載の発明によれば、制御信号
に基づき設定されたゲインにてアナログ信号を制御する
アナログ制御回路は、前記アナログ信号をＡ／Ｄ変換す
るＡＤＣと、該ＡＤＣの出力信号を演算処理して前記制
御信号を生成するデジタル演算回路とで生じるレイテン
シに対応した遅延が設定される遅延回路を介して入力さ
れるアナログ信号を制御する。
【００２７】請求項６に記載の発明によれば、前記遅延
回路は、一又は複数の遅延段数にて構成され、相補的に
オンオフ制御される一対のスイッチの開閉に基づき前記
アナログ信号をクロック信号に同期して遅延させる。
【００２８】請求項７に記載の発明によれば、選択回路
は、前記遅延回路の遅延段数を、前記アナログ信号のサ
ンプリング値に応じて所定の遅延段数（０段を含む）に
変更させる。
【００２９】請求項８に記載の発明によれば、ＡＧＣ
は、アナログ信号を制御信号に基づいて所定のゲインに
て制御する第１のＧＣＡと、前記第１のＧＣＡの出力信
号をＡ／Ｄ変換するＡＤＣと、前記ＡＤＣの出力信号
と、前記第１のＧＣＡの出力信号が該ＡＤＣの入力レベ
ルに対しほぼフルレンジとなるように予め設定された目
標値との誤差を算出する誤差演算回路と、前記誤差演算
回路の出力信号をＤ／Ａ変換して前記制御信号を出力す
るＤＡＣと、から構成される第１の制御ループを持つ。
そして、このＡＧＣには、前記第１の制御ループにて生
じるレイテンシに対応して前記アナログ信号を遅延させ
る遅延回路と、前記アナログ信号を前記制御信号に基づ
き設定される所定のゲインにて制御する第２のＧＣＡと
を備え、該第２のＧＣＡは前記遅延回路を介して遅延さ
れたアナログ信号を制御する。
【００３０】請求項９に記載の発明によれば、ＡＧＣ
は、アナログ信号をＡ／Ｄ変換するＡＤＣと、前記ＡＤ
Ｃの出力信号に基づいて前記アナログ信号の複数のサン
プリング値の平均値を算出する平均処理回路と、前記平
均値に基づいて前記アナログ信号を制御するためのゲイ
ンを選択し、制御信号を生成するゲインセレクト回路
と、前記ＡＤＣ，平均処理回路，及びゲインセレクト回
路にて生じるレイテンシに対応して前記アナログ信号を
遅延させる遅延回路と、前記制御信号に基づき切り替え
たゲインにて前記アナログ信号を制御するゲイン切替え
アンプとを備える。そして、ゲイン切替えアンプは、前
記遅延回路を介して遅延されたアナログ信号を制御す
る。
【００３１】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図３に従って説明す
る。
【００３２】図１は、本実施形態のアナログ制御装置を
示す概略構成図である。アナログ制御装置１１は、アナ
ログ遅延回路（以下、遅延回路）１２と、アナログ制御
回路（以下、制御回路）１３と、Ａ／Ｄ変換回路（以
下、ＡＤＣ）１４と、デジタル演算回路（以下、演算回
路）１５とを含む。このアナログ制御装置１１には、例
えば記録媒体等から読み取りヘッド（図示略）を介して
読み出されたデータであるアナログ信号ＩＮが入力さ
れ、入力されたアナログ信号ＩＮは該アナログ制御装置
１１により制御され、次回路１６に伝達される。
【００３３】アナログ信号ＩＮは、遅延回路１２とＡＤ
Ｃ１４とに入力される。ＡＤＣ１４は、アナログ信号Ｉ
Ｎをアナログ−デジタル変換して生成したデジタル信号
Ｓ１を演算回路１５に出力する。演算回路１５は、デジ
タル信号Ｓ１に基づいて所定の演算処理を実行し、その
演算結果に基づいて生成した制御信号Ｓ２を制御回路１
３に出力する。尚、ＡＤＣ１４及び演算回路１５は、図
示しないＰＬＬ回路等にて生成されるクロック信号ＣＬ
Ｋが供給され、該クロック信号ＣＬＫに基づいて動作す
る。
【００３４】遅延回路１２は、アナログ信号ＩＮを予め
設定された遅延値に基づいて遅延させ、アナログ信号Ｓ
３を制御回路１３に出力する。詳述すると、遅延回路１
２には、上記ＡＤＣ１４及び演算回路１５（即ち、制御
信号Ｓ２を生成する経路）での処理時間、即ち制御遅延
（レイテンシ）と等しくなるように遅延値が設定されて
いる。この遅延は、遅延回路１２に設けられる一つ以上
の容量によって実現され、その遅延値はそれら容量の容
量値によって決定される。従って、遅延回路１２は、Ａ
ＤＣ１４及び演算回路１５でのレイテンシと同じ遅延と
なるようにアナログ信号ＩＮを遅延させ、該遅延させた
アナログ信号Ｓ３を制御回路１３に出力する。
【００３５】上記遅延回路１２の容量は、予め容量値が
設定されて該遅延回路１２に組み付けられる。尚、図３
に示すように、容量値を可変可能とした容量Ｃを外付け
素子として遅延回路１２に接続し、その容量値をアナロ
グ制御装置１１の装置完成後に適宜調整可能とするよう
にしてもよい。
【００３６】制御回路１３は、アナログ信号Ｓ３を演算
回路１５から出力される制御信号Ｓ２に基づいて制御
し、該制御結果に基づく出力信号Ｓ４を次回路１６に出
力する。ちなみに、制御回路１３は、次回路１６の回路
構成（アナログ回路又はデジタル回路）に基づいて、出
力信号Ｓ４をアナログ信号又はデジタル信号として出力
する。
【００３７】このように、アナログ信号ＩＮは、ＡＤＣ
１４を介してデジタル信号Ｓ１に変換され、演算回路１
５は、該デジタル信号Ｓ１を演算処理して生成した制御
信号Ｓ２を制御回路１３に出力する。また、アナログ信
号ＩＮは遅延回路１２に入力される。そして、アナログ
信号ＩＮは、ＡＤＣ１４及び演算回路１５でのレイテン
シと略同じ遅延となるように遅延回路１２を介して遅延
され、それにより遅延されたアナログ信号Ｓ３は制御回
路１３に入力される。従って、制御回路１３は、ＡＤＣ
１４にてサンプリングされたアナログ信号ＩＮの信号値
と実質的に略同一値を持つアナログ信号Ｓ３を制御信号
Ｓ２によって制御する。
【００３８】図２は、アナログ制御装置１１の作用を示
すアナログ信号の波形図である。今、時刻Ｔ１にて、ア
ナログ信号ＩＮがＡＤＣ１４によりサンプリングされ
る。ＡＤＣ１４は、サンプリングホールドしたアナログ
信号ＩＮをデジタル信号Ｓ１に変換し（時刻Ｔ２）、次
いで演算回路１５は該デジタル信号Ｓ１を演算処理して
生成した制御信号Ｓ２を時刻Ｔ３にて制御回路１３に出
力する。
【００３９】このとき、遅延回路１２には（Ｔ３−Ｔ
１）のレイテンシに相当する遅延値が設定され、遅延回
路１２はアナログ信号ＩＮをその遅延値に基づき遅延さ
せたアナログ信号Ｓ３を制御回路１３に出力する。その
結果、時刻Ｔ１にてＡＤＣ１４によりサンプリングされ
るアナログ信号ＩＮの信号値（ｖ１）と、時刻Ｔ３にて
制御回路１３により制御されるアナログ信号Ｓ３の信号
値（ｖ１´）とは実質的に略同一となる。
【００４０】尚、図２には、遅延回路１２を備えない場
合（従来）に、時刻Ｔ３にて制御されるアナログ信号Ｉ
Ｎの信号値（ｖ２）を比較の為示す。つまり、従来で
は、上記した（Ｔ３−Ｔ１）のレイテンシの影響によ
り、時刻Ｔ１にてサンプリングしたアナログ信号ＩＮに
基づき生成される制御信号Ｓ２は、時刻Ｔ３におけるア
ナログ信号ＩＮの信号値（ｖ２）に作用する。
【００４１】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）アナログ制御装置１１には、制御信号Ｓ２を生成
する経路（本実施形態では、ＡＤＣ１４及び演算回路１
５）でのレイテンシに略相当する遅延が設定された遅延
回路１２が設けられ、アナログ信号ＩＮは遅延回路１２
とＡＤＣ１４とに入力される。これにより、制御回路１
３は、ＡＤＣ１４によりサンプリングホールドされたア
ナログ信号ＩＮの信号値と実質的に略同一値となるアナ
ログ信号Ｓ３を制御信号Ｓ２によって制御する。従っ
て、アナログ信号ＩＮを制御するための制御信号Ｓ２を
生成する経路に生じるレイテンシの影響によって、該ア
ナログ信号ＩＮの制御タイミングが遅れることが防止さ
れる。
【００４２】（２）又、本実施形態のように、発生する
レイテンシに対応した遅延を遅延回路１２に設定するこ
とで、該レイテンシに関わらずに制御タイミングの遅れ
を防止して、適切なアナログ制御を行うことができる。
このように、精度の高いアナログ制御が可能となること
により、入力されるアナログ信号ＩＮに対し高速に収束
させ得るアナログ制御を実現することができる。
【００４３】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図４〜図１６に従って説明する。図４
は、本実施形態のアナログ制御装置を示す概略構成図で
ある。
【００４４】尚、本実施形態は、上述した図１の遅延回
路１２によるアナログ信号ＩＮの遅延をクロック信号Ｃ
ＬＫに同期させて行う場合について説明するものであ
り、上記遅延回路１２の構成を遅延回路２２に変更した
ものである。従って、第一実施形態と同様な構成部分に
ついては、同一符号を付してその詳細な説明を一部省略
する。
【００４５】アナログ制御装置２１の遅延回路２２に
は、クロック信号ＣＬＫが供給される。そして、遅延回
路２２は、上記ＡＤＣ１４及び演算回路１５でのレイテ
ンシと略同じ遅延となるようにアナログ信号ＩＮをクロ
ック信号ＣＬＫと同期して遅延させる所定の遅延段数で
構成される。
【００４６】このように構成されたアナログ制御装置２
１では、上記同様にして制御回路１３は、ＡＤＣ１４に
よりサンプリングされたアナログ信号ＩＮの信号値（ｖ
１）と実質的に略同一となるようなアナログ信号Ｓ３の
信号値（ｖ１´）を制御信号Ｓ２によって制御する（図
２参照）。
【００４７】図５は、図４の遅延回路２２の具体的構成
を示す回路図である。尚、ここでは、例としてクロック
信号ＣＬＫの２クロック分の遅延を設定（即ち、遅延段
数を２段に設定）する場合について説明する。
【００４８】遅延回路２２は、第１〜第４バッファ３１
ａ〜３１ｄと、第１〜第８スイッチ素子（以下、スイッ
チ）３２ａ〜３２ｈと、第１〜第４容量３３ａ〜３３ｄ
とを含む。
【００４９】第１バッファ３１ａは、第１及び第２スイ
ッチ３２ａ，３２ｂを介して第２バッファ３１ｂに接続
され、該第２バッファ３１ｂは、第３及び第４スイッチ
３２ｃ，３２ｄを介して第４バッファ３１ｄに接続され
る。
【００５０】又、第１バッファ３１ａは、第５及び第６
スイッチ３２ｅ，３２ｆを介して第３バッファ３１ｃに
接続され、該第３バッファ３１ｃは第７及び第８スイッ
チ３２ｇ，３２ｈを介して第４バッファ３１ｄに接続さ
れる。
【００５１】第１容量３３ａは、その一端が、第１及び
第２バッファ３１ａ，３１ｂ間に介在される第１スイッ
チ３２ａと第２スイッチ３２ｂとの接続点に接続され、
他端はグランドＧＮＤに接続される。
【００５２】第２容量３３ｂは、その一端が、第２及び
第４バッファ３１ｂ，３１ｄ間に介在される第３スイッ
チ３２ｃと第４スイッチ３２ｄとの接続点に接続され、
他端はグランドＧＮＤに接続される。
【００５３】第３容量３３ｃは、その一端が、第１及び
第３バッファ３１ａ，３１ｃ間に介在される第５スイッ
チ３２ｅと第６スイッチ３２ｆとの接続点に接続され、
他端はグランドＧＮＤに接続される。
【００５４】第４容量３３ｄは、その一端が、第３及び
第４バッファ３１ｃ，３１ｄ間に介在される第７スイッ
チ３２ｇと第８スイッチ３２ｈとの接続点に接続され、
他端はグランドＧＮＤに接続される。
【００５５】ちなみに、本実施形態の第１〜第４バッフ
ァ３１ａ〜３１ｄは、図６に示すようにボルテージフォ
ロアとして機能するバッファであって、増幅率が「１」
倍のオペアンプにて構成されている。尚、第１〜第４バ
ッファ３１ａ〜３１ｄは、増幅率が１以外のオペアンプ
で構成されてもよい。又、本実施形態の第１〜第４容量
３３ａ〜３３ｄは、上述した図３に示すように可変容量
としてもよい。
【００５６】第１〜第８スイッチ３２ａ〜３２ｈは、例
えばＮチャネル型ＭＯＳトランジスタにて構成されるス
イッチであり、各スイッチ３２ａ〜３２ｈは同一に構成
されている。従って、第１〜第８スイッチ３２ａ〜３２
ｈは、Ｈレベルの制御信号に基づいてオンに制御され、
逆に、Ｌレベルの制御信号に基づいてオフに制御され
る。
【００５７】そして、第１，第４，第６，第７スイッチ
３２ａ，３２ｄ，３２ｆ，３２ｇ（以下、第１のスイッ
チ群という）と、第２，第３，第５，第８スイッチ３２
ｂ，３２ｃ，３２ｅ，３２ｈ（以下、第２のスイッチ群
という）とは、相補的にオンオフ制御される。即ち、第
１〜第８スイッチ３２ａ〜３２ｈをオンオフ制御する制
御信号は第１のスイッチ群に入力され、該制御信号の反
転出力信号は第２のスイッチ群に入力される。従って、
第１及び第２スイッチ３２ａ，３２ｂ、第３及び第４ス
イッチ３２ｃ，３２ｄ、第５及び第６スイッチ３２ｅ，
３２ｆ、第７及び第８スイッチ３２ｇ，３２ｈは、それ
ぞれ互いのスイッチが交互にオン又はオフに制御され
る。
【００５８】このように構成された遅延回路２２では、
図７に示すように、例えばＨレベルの制御信号に基づい
て第１のスイッチ群がオンに制御されるとき、第２のス
イッチ群がオフに制御される。この状態では、第１バッ
ファ３１ａに入力されるアナログ信号ＩＮの信号値（電
圧）はオンした第１スイッチ３２ａを介して第１容量３
３ａに保持され、第２容量３３ｂに保持されている電圧
はオンした第４スイッチ３２ｄを介して第４バッファ３
１ｄに伝達される。また、第３容量３３ｃに保持されて
いる電圧は、オンした第６及び第７スイッチ３２ｆ，３
２ｇにより第３バッファ３１ｃを介して第４容量３３ｄ
に保持される。
【００５９】一方、図８に示すように、Ｌレベルの制御
信号に基づいて第１のスイッチ群がオフに制御されると
き、第２のスイッチ群がオンに制御される。この状態で
は、第１容量３３ａに保持されている電圧は、オンした
第２及び第３スイッチ３２ｂ，３２ｃにより第２バッフ
ァ３１ｂを介して第２容量３３ｂに保持される。また、
第１バッファ３１ａに入力される電圧はオンした第５ス
イッチ３２ｅを介して第３容量３３ｃに保持され、第４
容量３３ｄに保持されている電圧はオンした第８スイッ
チ３２ｈを介して第４バッファ３１ｄに伝達される。
【００６０】図９は、遅延回路２２の各入力信号を示す
波形図である。第１〜第８スイッチ３２ａ〜３２ｈは、
クロック信号ＣＬＫに基づき生成される制御信号ＳＧ１
又は制御信号ＳＧ２によってオンオフ制御される。詳し
くは、第１のスイッチ群（第１，第４，第６，第７スイ
ッチ３２ａ，３２ｄ，３２ｆ，３２ｇ）は制御信号ＳＧ
１により制御され、第２のスイッチ群（第２，第３，第
５，第８スイッチ３２ｂ，３２ｃ，３２ｅ，３２ｈ）は
制御信号ＳＧ２により制御される。
【００６１】今、図９に示すように、時刻Ｔ１，Ｔ２，
Ｔ３，Ｔ４，Ｔ５，Ｔ６にて、アナログ信号ＩＮの信号
値（電圧）がＡＤＣ１４によりサンプリングされる。こ
のとき、サンプリングホールドされる各電圧は、それぞ
れＶｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５，Ｖｔ６で
ある。
【００６２】このように、クロック信号ＣＬＫの立ち上
がり（時刻Ｔ１〜Ｔ６）に基づいてアナログ信号ＩＮが
サンプリングされる場合、制御信号ＳＧ１，ＳＧ２は、
クロック信号ＣＬＫが２分周されて生成される信号とな
る。そして、上述したように、各制御信号ＳＧ１，ＳＧ
２は互いに反転された信号であり、第１のスイッチ群は
Ｈレベルの制御信号ＳＧ１が入力される時にオンされ、
第２のスイッチ群はＨレベルの制御信号ＳＧ２が入力さ
れる時にオンされる。
【００６３】図１０〜図１５は、図９の制御信号ＳＧ
１，ＳＧ２による遅延回路２２の動作状態を示す回路図
である。上記時刻Ｔ１において、第１のスイッチ群がＨ
レベルの制御信号ＳＧ１によりオンされる時、第２のス
イッチ群がＬレベルの制御信号ＳＧ２によりオフされ
る。このとき、図１０に示すように、第１バッファ３１
ａに入力される電圧Ｖｔ１は、オンした第１スイッチ３
２ａにより第１容量３３ａに保持される。
【００６４】次に、時刻Ｔ２において、第１のスイッチ
群がＬレベルの制御信号ＳＧ１によりオフされる時、第
２のスイッチ群がＨレベルの制御信号ＳＧ２によりオン
される。このとき、図１１に示すように、第１容量３３
ａに保持されている電圧Ｖｔ１は、オンした第２及び第
３スイッチ３２ｂ，３２ｃにより第２バッファ３１ｂを
介して第２容量３３ｂに保持される。更に、このとき第
１バッファ３１ａに入力される電圧Ｖｔ２は、オンした
第５スイッチ３２ｅにより第３容量３３ｃに保持され
る。
【００６５】次に、時刻Ｔ３において、第１のスイッチ
群がＨレベルの制御信号ＳＧ１によりオンされる時、第
２のスイッチ群がＬレベルの制御信号ＳＧ２によりオフ
される。即ち、遅延回路２２は、上記時刻Ｔ１における
動作状態と同じになる。このとき、図１２に示すよう
に、第２容量３３ｂに保持されている電圧Ｖｔ１は、オ
ンした第４スイッチ３２ｄにより第４バッファ３１ｄに
伝達される。また、第３容量３３ｃに保持されている電
圧Ｖｔ２は、オンした第６及び第７スイッチ３２ｆ，３
２ｇにより第３バッファ３１ｃを介して第４容量３３ｄ
に保持される。更に、このとき第１バッファ３１ａに入
力される電圧Ｖｔ３は、オンした第１スイッチ３２ａに
より第１容量３３ａに保持される。
【００６６】以下同様に、時刻Ｔ４〜Ｔ６において、第
１のスイッチ群と第２のスイッチ群とが交互にオンオフ
され、図１３〜図１５に示すように第１バッファ３１ａ
に入力される電圧Ｖｔ４〜Ｖｔ６は、オンしたスイッチ
及びバッファを介して伝達される。そして、第４バッフ
ァ３１ｄには、各時刻Ｔ４，Ｔ５，Ｔ６にて、電圧Ｖｔ
２，Ｖｔ３，Ｖｔ４が順次伝達される。
【００６７】図１６は、遅延回路２２によるアナログ信
号ＩＮ（電圧Ｖｔ１〜Ｖｔ６）の遅延を示すタイミング
チャートである。同図に示すように、時刻Ｔ１にて第１
バッファ３１ａに入力される電圧Ｖｔ１は、時刻Ｔ３に
て第４バッファ３１ｄに伝達され、即ちクロック信号Ｃ
ＬＫの２クロック分遅延されて出力される。同様にし
て、時刻Ｔ２〜Ｔ６にて第１バッファ３１ａに順次入力
される電圧Ｖｔ２〜Ｖｔ６は、クロック信号ＣＬＫの２
クロック分遅延されて出力される。
【００６８】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）遅延回路２２は、アナログ信号ＩＮをクロック信
号ＣＬＫに同期して遅延させる。この遅延回路２２は、
制御信号Ｓ２を生成する経路（本実施形態では、ＡＤＣ
１４及び演算回路１５）でのレイテンシに対応した遅延
を持つ遅延段数で構成される。従って、上記第一実施形
態と同様に、アナログ信号ＩＮの制御タイミングの遅れ
を防止して、高速収束させ得る精度の高いアナログ制御
が可能となる。
【００６９】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１７に従って説明する。同図は、上
記第二実施形態のアナログ制御装置２１（クロック信号
ＣＬＫに同期して遅延させる場合）を、自動利得制御装
置（以下、ＡＧＣ(Automatic GainController)）に具体
化した例を示すブロック図である。
【００７０】ＡＧＣ４１は、ローパスフィルタ（以下、
ＬＰＦ）４２、アナログ遅延回路（以下、遅延回路）４
３、第１及び第２の利得制御アンプ（以下、ＧＣＡ）と
してのＧＣＡ４４，４５、ＡＤＣ４６，４７、誤差演算
回路４８、Ｄ／Ａ変換回路（以下、ＤＡＣ）４９を含
む。
【００７１】本実施形態のＡＧＣ４１では、ＧＣＡ４４
と、ＡＤＣ４６と、誤差演算回路４８と、ＤＡＣ４９と
から第１の制御ループとしての制御ループＲ１が構成さ
れ、該制御ループＲ１のフィードバック信号（ＤＡＣ４
９の出力信号）は、ＧＣＡ４４及びＧＣＡ４５に入力さ
れる。尚、上記遅延回路４３、ＡＤＣ４６，４７、誤差
演算回路４８は、図示しないＰＬＬ回路等から供給され
るクロック信号ＣＬＫに基づいて動作する。
【００７２】アナログ信号ＩＮは、ＬＰＦ４２に入力さ
れる。ＬＰＦ４２は、アナログ信号ＩＮから高周波数成
分を除去したアナログ信号Ｓ１１をＧＣＡ４４及び遅延
回路４３に出力する。
【００７３】ＧＣＡ４４は、ＬＰＦ４２から出力される
アナログ信号Ｓ１１を、ＤＡＣ４６から出力される制御
信号Ｓ１２に基づき設定したゲインにて制御し、該制御
された振幅を持つアナログ信号Ｓ１３をＡＤＣ４６に出
力する。
【００７４】ＡＤＣ４６は、アナログ信号Ｓ１３をアナ
ログ−デジタル変換して生成したデジタル信号Ｓ１４を
誤差演算回路４８に出力する。誤差演算回路４８は、予
め定められた目標値と上記デジタル信号Ｓ１４とを比較
し、その誤差成分を積分して生成したデジタル信号Ｓ１
５をＤＡＣ４９に出力する。ここで、目標値とは、ＧＣ
Ａ４４から出力されるアナログ信号Ｓ１３の振幅をＡＤ
Ｃ４６の入力レベルに対しほぼフルレンジとなるように
する値である。尚、本実施形態の誤差演算回路４８は、
上述した図３４に示す誤差演算回路１２５と同様に構成
されているため、その詳細な説明を省略する。
【００７５】ＤＡＣ４９は、誤差演算回路４８から出力
されるデジタル信号Ｓ１５をデジタル−アナログ変換し
て生成した上記制御信号Ｓ１２をＧＣＡ４４及びＧＣＡ
４５に出力する。
【００７６】このように、制御ループＲ１では、ＧＣＡ
４４のアナログ信号Ｓ１３を基に生成した制御信号Ｓ１
２をフィードバックすることで該ＧＣＡ４４のゲインを
最適化し、ＡＤＣ４６の入力レンジに対応する振幅を持
つアナログ信号Ｓ１３を得るようにしている。そして、
制御ループＲ１にてＤＡＣ４９から出力される制御信号
Ｓ１２は、ＧＣＡ４４及びＧＣＡ４５に入力される。
【００７７】遅延回路４３は、制御ループＲ１でのレイ
テンシに対応した遅延を持つ遅延段数で構成されてい
る。尚、本実施形態において、制御ループＲ１で生じる
レイテンシは誤差演算回路４８で生じるレイテンシと実
質的に等しい。そのため、遅延回路４３には、誤差演算
回路４８でのレイテンシに対応した遅延を持つ遅延段数
で構成されている。
【００７８】詳しくは、遅延回路４３は、上述した２段
の遅延段数で構成される遅延回路２２（図４参照）を、
誤差演算回路４８のレイテンシに対応してクロック信号
ＣＬＫの３クロック分の遅延を持つ３段の遅延段数で構
成されている。つまり、遅延回路４３は、上記ＬＰＦ４
２から出力されるアナログ信号Ｓ１１を、供給されるク
ロック信号ＣＬＫに基づき３クロック分遅延させたアナ
ログ信号Ｓ１６をＧＣＡ４５に出力する。
【００７９】ＧＣＡ４５は、遅延回路４３から出力され
るアナログ信号Ｓ１６を、上記ＤＡＣ４９の制御信号Ｓ
２に基づき設定したゲインにて制御し、該制御された振
幅を持つアナログ信号Ｓ１７をＡＤＣ４７に出力する。
このとき、ＧＣＡ４５により制御されるアナログ信号Ｓ
１６の信号値は、上記ＬＰＦ４２から出力され、ＧＣＡ
４４及び遅延回路４３に入力されるアナログ信号Ｓ１１
の信号値と実質的に同じである。
【００８０】そして、ＡＤＣ４７は、アナログ信号Ｓ１
７をアナログ−デジタル変換して生成したデジタル信号
Ｓ１８を次回路としてのデジタル回路に出力する。尚、
次回路がアナログ回路にて構成されている場合には、該
アナログ回路にはＧＣＡ４５から出力されるアナログ信
号Ｓ１７が入力される。
【００８１】次に、上記のように構成されるＡＧＣ４１
の作用について説明する。ＬＰＦ４２から出力されるア
ナログ信号Ｓ１１は、制御ループＲ１を構成するＧＣＡ
４４に入力されるとともに、遅延回路４３に入力され
る。制御ループＲ１では、ＧＣＡ４４から出力されるア
ナログ信号Ｓ１３が誤差演算され、該ＧＣＡ４４のゲイ
ンを最適化するように生成された制御信号Ｓ１２がフィ
ードバック信号としてＧＣＡ４４に入力される。又、こ
のフィードバック信号としての制御信号Ｓ１２は、ＧＣ
Ａ４５に入力される。
【００８２】ＧＣＡ４５には、遅延回路４３を介してア
ナログ信号Ｓ１１がクロック信号ＣＬＫの３クロック分
遅延されたアナログ信号Ｓ１６が入力される。この遅延
回路４３には、制御ループＲ１でのレイテンシと略同じ
遅延が設定されている。これにより、ＧＣＡ４５は、制
御ループＲ１で生じるレイテンシに影響されずに、入力
されるアナログ信号Ｓ１６を制御信号Ｓ１２に基づき設
定したゲインにて制御し、該制御された振幅を持つアナ
ログ信号Ｓ１７を生成する。
【００８３】つまり、このように構成されるＡＧＣ４１
では、制御ループＲ１で生じるレイテンシに関わらず、
アナログ信号Ｓ１６を制御するための制御信号Ｓ１２が
ＧＣＡ４５に遅れず伝達される。
【００８４】尚、本実施形態では、遅延回路４３は、制
御ループＲ１でのレイテンシと対応した遅延を持つ遅延
段数にて構成されているが、該レイテンシ以上の遅延を
持つ遅延段数にて構成してもよい。このように、レイテ
ンシ以上の遅延を持つ遅延段数にて遅延回路４３を構成
することで、制御するアナログ信号Ｓ１６の信号値を、
それ以降にサンプリングされるアナログ信号Ｓ１６の信
号値を加味して生成した制御信号Ｓ１２によって制御す
ることができる。
【００８５】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）遅延回路４３は、制御ループＲ１でのレイテンシ
に対応した遅延を持つ遅延段数にて構成される。従っ
て、ＧＣＡ４５は、制御ループＲ１にてサンプリングさ
れるアナログ信号Ｓ１１と実質的に略同一値となるアナ
ログ信号Ｓ１６を該制御ループＲ１にて生成される制御
信号Ｓ１２によって制御する。従って、上記第一及び第
二実施形態と同様に、アナログ信号ＩＮの制御タイミン
グの遅れを防止して、高速収束させ得る精度の高いアナ
ログ制御が可能となる。
【００８６】（２）遅延回路４３の遅延段数をレイテン
シ以上の遅延となるように設定することにより、制御す
るアナログ信号Ｓ１６の信号値を、それ以降にサンプリ
ングされるアナログ信号Ｓ１６の信号値を加味して制御
することができる。このように構成することで、さらに
高精度なアナログ制御が実現可能となる。
【００８７】（第四実施形態）以下、本発明を具体化し
た第四実施形態を図１８に従って説明する。同図は、上
記第二実施形態のアナログ制御装置２１（クロック信号
ＣＬＫに同期して遅延させる場合）をＡＧＣ５１に具体
化した例を示すブロック図である。尚、本実施形態のＡ
ＧＣ５１は、上記第三実施形態のＡＧＣ４１に、ＧＣＡ
５２、誤差演算回路５３、ＤＡＣ５４を追加して構成し
たものであり、その他の構成部分は同様に構成されてい
る。従って、第三実施形態と同様な構成部分には同一符
号を付してその詳細な説明を省略する。
【００８８】このＡＧＣ５１には、ＧＣＡ５２と、ＡＤ
Ｃ４７と、誤差演算回路５３と、ＤＡＣ５４とから第２
の制御ループとしての制御ループＲ２が構成され、該制
御ループＲ２は、上記ＧＣＡ４５の出力段に接続されて
いる。この制御ループＲ２は、上記制御ループＲ１と同
様に構成されている。
【００８９】このように構成されるＡＧＣ５１では、Ｇ
ＣＡ４５から出力されるアナログ信号Ｓ１７がさらに制
御ループＲ２を介して誤差演算されることにより、ＧＣ
Ａ５２のゲインが最適化される。これにより、該ＧＣＡ
５２から出力されるアナログ信号が、ＡＤＣ４７の入力
レンジに対応する振幅を得るようにしている。
【００９０】ちなみに、本実施形態では、レイテンシの
影響を受けないＧＣＡ４５にて粗い（大まかな）ゲイン
制御をした後に、細かなゲイン制御を制御ループＲ２の
ＧＣＡ５２にて実施する。従って、制御ループＲ２に存
在するレイテンシが、アナログ制御に与える影響は小さ
くなる。
【００９１】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ＧＣＡ４５から出力されるアナログ信号Ｓ１７
は、制御ループＲ２にてさらに誤差演算される。従っ
て、上記第三実施形態のＡＧＣ４１に比べてより細かな
ゲイン制御が可能である。この際、ＧＣＡ５２は、制御
ループＲ１にて生成される制御信号Ｓ１２に基づきＧＣ
Ａ４５にて大まかな制御がなされたアナログ信号Ｓ１７
を制御するため、制御ループＲ２でのレイテンシによる
影響は小さなものとなる。
【００９２】（第五実施形態）以下、本発明を具体化し
た第五実施形態を図１９〜図２２に従って説明する。図
１９は、上記第二実施形態のアナログ制御装置２１（ク
ロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ
６１に具体化した例を示すブロック図である。このＡＧ
Ｃ６１は、ＬＰＦ６２と、ＡＤＣ６３，６４と、遅延回
路６５と、平均処理回路６６と、ゲインセレクト回路６
７と、ゲイン切替えアンプ６８とを含む。尚、ＡＤＣ６
３，６４、遅延回路６５、平均処理回路６６、ゲインセ
レクト回路６７は、供給されるクロック信号ＣＬＫに基
づいて動作する。
【００９３】アナログ信号ＩＮはＬＰＦ６２に入力され
る。ＬＰＦ６２は、アナログ信号ＩＮから高周波数成分
を除去したアナログ信号Ｓ２１を出力し、そのアナログ
信号Ｓ２１は、ＡＤＣ６３及び遅延回路６５に入力され
る。
【００９４】ＡＤＣ６３は、サンプリングホールドした
アナログ信号Ｓ２１をアナログ−デジタル変換して生成
したデジタル信号Ｓ２２を平均処理回路６６に出力す
る。平均処理回路６６は、ＡＤＣ６３によりサンプリン
グされたサンプリング値を持つデジタル信号Ｓ２２に基
づいて、それらサンプリング値の平均値を算出して生成
した出力信号Ｓ２３をゲインセレクト回路６７に出力す
る。
【００９５】ゲインセレクト回路６７は、平均処理回路
６６の出力信号Ｓ２３（サンプリング値の平均値）に基
づいてゲイン切替えアンプ６８のゲインを選択し、その
ゲインに切り替えるべく制御信号Ｓ２４を該切替えアン
プ６８に出力する。つまり、ゲイン切替えアンプ６８
は、ゲインセレクト回路６７の制御信号Ｓ２４に基づい
てゲインを切り替える。
【００９６】遅延回路６５には、上記ＡＤＣ６３、平均
処理回路６６、ゲインセレクト回路６７でのレイテンシ
に対応した遅延を持つ遅延段数で構成されている。従っ
て、遅延回路６５は、上記ＬＰＦ６２から出力されるア
ナログ信号Ｓ２１を、供給されるクロック信号ＣＬＫに
基づいて上記レイテンシに対応するクロック数だけ遅延
させたアナログ信号Ｓ２５をゲイン切替えアンプ６８に
出力する。
【００９７】ゲイン切替えアンプ６８は、遅延回路６５
から出力されるアナログ信号Ｓ２５を、ゲインセレクト
回路６７の制御信号Ｓ２４に基づいて切り替えたゲイン
にて制御し、該制御された振幅を持つアナログ信号Ｓ２
６をＡＤＣ６４に出力する。この際、ゲイン切替えアン
プ６８は、ＡＤＣ６３及び遅延回路６５に入力されるア
ナログ信号Ｓ２１の信号値と実質的に略同一値となるア
ナログ信号Ｓ２５を制御する。
【００９８】そして、ＡＤＣ６４は、ゲイン切替えアン
プ６８から出力されるアナログ信号Ｓ２６をアナログ−
デジタル変換して生成したデジタル信号Ｓ２７を次回路
としてのデジタル回路に出力する。
【００９９】尚、次回路がアナログ回路にて構成されて
いる場合には、該アナログ回路にはゲイン切替えアンプ
６８から出力されるアナログ信号Ｓ２６が入力される。
図２０は、平均処理回路６６及びゲインセレクト回路６
７の一例を示すブロック図である。
【０１００】平均処理回路６６は、その入力段に複数段
（例えば４段）のフリップフロップ（以下、ＦＦ）６６
ａ〜６６ｄを備える。即ち、本実施形態では、平均処理
回路６６は、上記ＡＤＣ６３によりサンプリングされた
４つのサンプリング値の平均値を算出する。
【０１０１】詳しくは、ＦＦ６６ａ〜６６ｄは、ＡＤＣ
６３によりサンプリングされるサンプリング値Ｄ１〜Ｄ
４をそれぞれラッチして出力する。平均処理回路６６
は、それらサンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出
し、その平均値Ｈの情報を持つ出力信号Ｓ２３（図１９
参照）をゲインセレクト回路６７に出力する。
【０１０２】ゲインセレクト回路６７には、平均処理回
路６６にて算出される平均値Ｈに対応したゲインＧが予
め設定されている。例えば、ゲインセレクト回路６７
は、平均値Ｈが第１基準値Ｌ１以下である時にゲインＧ
＝Ｇ１（例えば２倍）、第１基準値Ｌ１より大きく第２
基準値Ｌ２以下である時にゲインＧ＝Ｇ２（例えば１
倍）、第２基準値Ｌ２より大きい時にゲインＧ＝Ｇ３
（例えば０．５倍）を選択する。
【０１０３】上記第１及び第２基準値Ｌ１，Ｌ２は、Ａ
ＤＣ６３がサンプリングするアナログ信号Ｓ２１の信号
値に対応した値でゲインセレクト回路６７に予め設定さ
れる。そして、ゲインセレクト回路６７は、算出される
平均値Ｈに基づきゲインＧ＝Ｇ１〜Ｇ３のうちいずれか
のゲインＧを選択し、そのゲインＧの情報を持つ制御信
号Ｓ２４（図１９参照）をゲイン切替えアンプ６８に出
力する。
【０１０４】従って、このように構成された平均処理回
路６６及びゲインセレクト回路６７を備えるＡＧＣ６１
において、遅延回路６５は、該平均処理回路６６及びゲ
インセレクト回路６７のレイテンシと略同じ遅延を持つ
遅延段数にて構成される。つまり、遅延回路６５は、４
段のＦＦ６６ａ〜６６ｄに対応してクロック信号ＣＬＫ
の４クロック分の遅延を持つ４段の遅延段数で構成され
ている。
【０１０５】尚、平均処理回路６６及びゲインセレクト
回路６７は高速動作する。従って、それらを考慮し、パ
イプラインとして機能するＦＦをゲインセレクト回路６
７の出力段に設けてもよい。このような構成とする場合
には、出力段に設けられるＦＦの段数に対応して遅延回
路６５を構成する遅延段数を適宜変更する。
【０１０６】次に、上記のように構成されるＡＧＣ６１
の作用について説明する。図２１は、ＡＤＣ６３により
サンプリングされるアナログ信号Ｓ２１のサンプリング
例を示す波形図であり、ここでは例として各周期毎に４
つの信号値がサンプリングされる場合（サンプリング値
ｐ１〜ｐ２８）を示す。そして、図２２は、それらサン
プリング値ｐ１〜ｐ２８のうち、例えばサンプリング値
ｐ７〜ｐ１０の平均値を算出する平均処理回路６６及び
ゲインセレクト回路６７を示すブロック図である。
【０１０７】今、遅延回路６５の遅延段数は「０」に設
定されている（即ち、遅延回路６５に遅延は設定されて
いない）。平均処理回路６６は、サンプリング値ｐ７〜
ｐ１０の平均値Ｈを算出し、ゲインセレクト回路６７
は、その平均値Ｈに基づいて選択したゲインＧに切り替
えるべく制御信号Ｓ２４をゲイン切替えアンプ６８に出
力する。このとき、ゲイン切替えアンプ６８は、サンプ
リング値ｐ１０のサンプリングタイミングに対応する値
を持つアナログ信号Ｓ２５を、ゲインセレクト回路６７
の制御信号Ｓ２４に基づいて切り替えたゲインＧにて制
御する。つまり、遅延回路６５に遅延が設定されていな
いため、４つのサンプリング値ｐ７〜ｐ１０に基づき生
成される制御信号Ｓ２４は、サンプリング値ｐ１０のサ
ンプリングタイミングに対応する信号値と実質的に略同
一値となるアナログ信号Ｓ２５に作用する。
【０１０８】そして、遅延回路６５の遅延段数が「１」
に設定される際には、ゲイン切替えアンプ６８は、サン
プリング値ｐ９のサンプリングタイミングに対応する値
を持つアナログ信号Ｓ２５を、サンプリング値ｐ７〜ｐ
１０の平均値Ｈに基づき切り替えたゲインＧにて制御す
る。つまり、この場合には、遅延回路６５は、アナログ
信号Ｓ２１を１クロック分遅延させたアナログ信号Ｓ２
５をゲイン切替えアンプ６８に出力する。従って、４つ
のサンプリング値ｐ７〜ｐ１０に基づき生成される制御
信号Ｓ２４は、サンプリング値ｐ９のサンプリングタイ
ミングに対応する信号値と実質的に略同一値となるアナ
ログ信号Ｓ２５に作用する。
【０１０９】同様にして、遅延回路６５の遅延段数が
「２」に設定される際には、アナログ信号Ｓ２１が２ク
ロック分遅延されるため、制御信号Ｓ２４は、サンプリ
ング値ｐ８のサンプリングタイミングに対応する値を持
つアナログ信号Ｓ２５に作用する。
【０１１０】このように、本実施形態のＡＧＣ６１で
は、遅延回路６５の遅延段数を変更することで、複数の
サンプリング値の平均値に基づき生成される制御信号Ｓ
２４をアナログ信号Ｓ２５の任意の信号値に作用させる
ことができる。
【０１１１】そして、遅延回路６５を平均処理回路６
６、ゲインセレクト回路６７でのレイテンシ以上の遅延
を持つ遅延段数で構成することで、制御対象となるアナ
ログ信号Ｓ２５の信号値より以降にサンプリングされる
サンプリング値を加味して生成した制御信号Ｓ２４によ
る制御が可能となる。（例えば、遅延回路６５を４段の
遅延段数で構成することにより、サンプリング値ｐ７〜
ｐ１０の平均値Ｈに基づき生成した制御信号Ｓ２４をサ
ンプリング値ｐ６のサンプリングタイミングに対応する
値を持つアナログ信号Ｓ２５に作用させることができ
る。） 以上記述したように、本実施形態によれば、以下の効果
を奏する。
【０１１２】（１）平均処理回路６６は、複数のサンプ
リング値の平均値Ｈを算出する。ゲインセレクト回路６
７は、その平均値Ｈに基づきゲインＧを選択して制御信
号Ｓ２４を生成し、該制御信号Ｓ２４によりゲイン切替
えアンプ６８のゲインが切り替えられる。そして、遅延
回路６５は、ＡＤＣ６３、平均処理回路６６及びゲイン
セレクト回路６７でのレイテンシに対応してアナログ信
号Ｓ２１を遅延させる。従って、上記各実施形態と同様
に、アナログ信号ＩＮの制御タイミングの遅れを防止し
て、高速収束させ得る精度の高いアナログ制御が可能と
なる。
【０１１３】（２）遅延回路６５に設定される遅延を変
更することで、複数のサンプリング値の平均値Ｈより生
成した制御信号Ｓ２４を、それらのサンプリングタイミ
ングのいずれかに対応した値を持つアナログ信号Ｓ２５
に作用させることができる。そして、発生するレイテン
シ以上に遅延回路６５の遅延を設定することで、実際の
制御対象となるアナログ信号Ｓ２５の信号値に対して、
それ以降にサンプリングされるサンプリング値を加味し
て生成した制御信号Ｓ２４による制御が可能となり、さ
らに高精度なアナログ制御が実現可能となる。
【０１１４】（第六実施形態）以下、本発明を具体化し
た第六実施形態を図２３に従って説明する。同図は、上
記第二実施形態のアナログ制御装置２１（クロック信号
ＣＬＫに同期して遅延させる場合）をＡＧＣ７１に具体
化した例を示すブロック図である。尚、本実施形態のＡ
ＧＣ７１は、上記第五実施形態のＡＧＣ６１に、ＧＣＡ
７２、誤差演算回路７３、ＤＡＣ７４を追加して構成し
たものであり、その他の構成部分は同様に構成されてい
る。従って、第五実施形態と同様な構成部分には同一符
号を付してその詳細な説明を省略する。
【０１１５】本実施形態のＡＧＣ７１には、ＧＣＡ７２
と、ＡＤＣ６４と、誤差演算回路７３と、ＤＡＣ７４と
から制御ループＲ３が構成され、該制御ループＲ３は、
上記ゲイン切替えアンプ６８の出力段に接続されてい
る。この制御ループＲ３は、上記第四実施形態の制御ル
ープＲ１，Ｒ２と同様に構成されている。
【０１１６】このように構成されるＡＧＣ７１では、ゲ
イン切替えアンプ６８から出力されるアナログ信号Ｓ２
６が制御ループＲ３を介してさらに誤差演算されること
により、ＧＣＡ７２のゲインが最適化される。これによ
り、該ＧＣＡ７２から出力されるアナログ信号が、ＡＤ
Ｃ６４の入力レンジに対応する振幅を得るようにしてい
る。
【０１１７】ちなみに、本実施形態では、レイテンシの
影響を受けないゲイン切替えアンプ６８にて粗い（大ま
かな）ゲイン制御をした後に、細かなゲイン制御を制御
ループＲ３のＧＣＡ７２にて実施する。従って、制御ル
ープＲ３に存在するレイテンシが、アナログ制御に与え
る影響は小さくなる。
【０１１８】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ゲイン切替えアンプ６８から出力されるアナログ
信号Ｓ２６は、制御ループＲ３にてさらに誤差演算され
る。従って、上記第五実施形態のＡＧＣ６１に比べてよ
り細かなゲイン制御が可能である。この際、ＧＣＡ７２
は、上記制御信号Ｓ２４に基づきゲイン切替えアンプ６
８にて大まかな制御がなされたアナログ信号Ｓ２６を制
御するため、制御ループＲ３でのレイテンシによる影響
は小さなものとなる。
【０１１９】（第七実施形態）以下、本発明を具体化し
た第七実施形態を図２４に従って説明する。同図は、上
記第二実施形態のアナログ制御装置２１（クロック信号
ＣＬＫに同期して遅延させる場合）をＡＧＣ８１に具体
化した例を示すブロック図である。尚、本実施形態のＡ
ＧＣ８１は、上記第五実施形態のＡＧＣ６１を２段で構
成したものであるため、同様な構成部分には同一符号を
付してその詳細な説明を省略する。
【０１２０】つまり、ＡＧＣ８１は、上記ゲイン切替え
アンプ６８の出力段に、ＡＤＣ８２、遅延回路８３、平
均処理回路８４、ゲインセレクト回路８５、ゲイン切替
えアンプ８６が設けられ、それらは上記第五実施形態と
同様に構成されている。
【０１２１】このように構成されたＡＧＣ８１は、先ず
１段目のゲイン切替えアンプ６８にて粗い（大まかな）
ゲイン制御をした後、２段目のゲイン切替えアンプ８６
にて細かなゲイン制御を行う。そして、切替えアンプ８
６から出力されるアナログ信号をＡＤＣ６４によりアナ
ログ−デジタル変換して生成したデジタル信号Ｓ２９を
次回路（デジタル回路）に出力する。
【０１２２】その際、２段目のゲイン切替えアンプ８６
は、遅延回路８３を介して遅延されたアナログ信号Ｓ２
８を、ゲインセレクト回路８５にて生成された制御信号
Ｓ２７によって制御する。従って、２段目のＡＤＣ８
２、平均処理回路８４、ゲインセレクト回路８５でのレ
イテンシが、ゲイン切替えアンプ８６の制御に与える影
響はない。
【０１２３】従って、本実施形態によれば、以下の効果
を奏する。 （１）上記第五実施形態のＡＧＣ６１を複数段で構成す
ることにより、各段で生成された制御信号Ｓ２４，Ｓ２
７に基づくアナログ制御をレイテンシの影響を受けず
に、より細かに行うことができる。
【０１２４】（第八実施形態）以下、本発明を具体化し
た第八実施形態を図２５〜図２９に従って説明する。図
２５は、上記第二実施形態のアナログ制御装置２１（ク
ロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ
９１に具体化した例を示すブロック図である。このＡＧ
Ｃ９１は、ＬＰＦ９２、ＡＤＣ９３、遅延回路９４、平
均処理回路９５、ゲインセレクト回路９６、ゲイン切替
えアンプ９７から構成されている。尚、本実施形態で
は、図２６に示す例えばハードディスク装置の位相サー
ボの様に、予め大まかなアナログ信号ＩＮの特徴が判っ
ている場合に、ＡＧＣ９１を適用した場合の具体例につ
いて記述する。
【０１２５】図２６に示すように、アナログ信号ＩＮ
は、位相サーボの目的に応じてＡ区間、Ｂ区間、Ｃ区間
の３つに区画される。そして、このようにＡ〜Ｃ区間に
区別されたアナログ信号ＩＮにおいて、位相サーボの最
終目的はＣ区間の位相を算出することにある。つまり、
Ｃ区間の位相を算出するために、該位相算出する期間の
基準点を設定するＢ区間が設けられているとともに、そ
のＢ区間に設定される基準点を検出するＡ区間が設けら
れている。
【０１２６】上記Ｂ区間において位相算出する期間の基
準点は、アナログ信号ＩＮの零レベルがｎ回連続した点
に設定される。尚、本実施形態では、零レベルが３回連
続した点を基準点としている。
【０１２７】図２６において、ゼロ（零）検出信号ＳＤ
１は、零レベルの連続回数を検出する信号であって、零
レベルの値が連続３回となった時にＨレベルの検出信号
を出力する。
【０１２８】振幅信号ＳＤ２は、零レベルの状態から振
幅する状態となるときのアナログ信号ＩＮの信号値を検
出する信号であって、非零レベルの値が連続３回となっ
た時にＨレベルの検出信号を出力する。
【０１２９】周期４信号ＳＤ３は、上記Ｈレベルのゼロ
検出信号ＳＤ１に応答して信号レベルがＨレベルからＬ
レベルとなる信号であって、該周期４信号ＳＤ３がＨレ
ベルを検出する状態では、アナログ信号ＩＮの１周期が
クロック信号ＣＬＫの４クロック分に対応している。
【０１３０】周期８信号ＳＤ４は、上記Ｈレベルの振幅
信号ＳＤ２に応答して信号レベルがＬレベルからＨレベ
ルとなる信号であって、該周期８信号ＳＤ４がＨレベル
を検出する状態では、アナログ信号ＩＮの１周期がクロ
ック信号ＣＬＫの８クロック分に対応している。
【０１３１】そして、周期４信号ＳＤ３及び周期８信号
ＳＤ４は、遅延回路９４、平均処理回路９５、ゲインセ
レクト回路９６に入力される。図２７は、本実施形態の
遅延回路９４の一構成例を示す回路図である。この遅延
回路９４は８段で構成され（図では、回路を一部省略し
て示す）、入力段のバッファ９４ａ及び出力段のバッフ
ァ９４ｂの出力端子には、選択回路９４ｃが接続されて
いる。
【０１３２】この選択回路９４ｃには、上記周期４信号
ＳＤ３及び周期８信号ＳＤ４が入力され、該選択回路９
４ｃは各信号ＳＤ３，ＳＤ４の検出レベルに応じて遅延
回路９４の遅延段数を選択する。例えば選択回路９４ｃ
は、Ｈレベルの信号ＳＤ４に応答して遅延回路９４の遅
延段数を「８」に設定し、それ以外の時には遅延段数を
「０」（即ち、遅延なし）に設定する。
【０１３３】図２８は、平均処理回路９５及びゲインセ
レクト回路９６の一例を示すブロック図である。平均処
理回路９５は、その入力段に８段（図では、回路を一部
省略して示す）のＦＦを備え、各段のＦＦはＡＤＣ９３
によりサンプリングされるサンプリング値Ｄ１〜Ｄ８を
それぞれラッチして出力する。尚、図２８に示すよう
に、ここでは例えば各ＦＦは、図２６に示すサンプリン
グ値ｓ１〜ｓ８又はｔ４〜ｔ１１をラッチして出力す
る。
【０１３４】平均処理回路９５には、上記周期４信号Ｓ
Ｄ３及び周期８信号ＳＤ４が入力され、該平均処理回路
９５は各信号ＳＤ３，ＳＤ４の検出レベルに応じて算出
する平均値Ｈを変更する。例えば、平均処理回路９５
は、Ｈレベルの信号ＳＤ３に応答してサンプリング値Ｄ
５〜Ｄ８の平均値Ｈを算出し、Ｈレベルの信号ＳＤ４に
応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出す
る。そして、上記Ｈレベルの信号ＳＤ３，ＳＤ４以外の
時には平均値Ｈを一定値に固定する。
【０１３５】次に、このように構成されたＡＧＣ９１の
作用を説明する。今、周期４信号ＳＤ３の検出レベルは
Ｈレベルであり、この状態ではアナログ信号ＩＮはＡ区
間に対応している（図２６参照）。
【０１３６】遅延回路９４は、周期８信号ＳＤ４の検出
レベルがＬレベルであるため、遅延段数は「０」（即
ち、遅延なし）に設定される。また、平均処理回路９５
は、Ｈレベルの周期４信号ＳＤ３に応答してサンプリン
グ値Ｄ５〜Ｄ８の平均値Ｈを算出する。従って、Ａ区間
において、ゲイン切替えアンプ９７は、サンプリング値
ｓ８のサンプリングタイミングに対応するアナログ値
を、サンプリング値ｓ５〜ｓ８の平均値Ｈに基づき設定
されたゲインＧにて制御する。つまり、このＡ区間で
は、制御対象となるアナログ信号の信号値は、それ以前
にサンプリングされる複数のサンプリング値の平均値Ｈ
に基づいて選択されたゲインＧにて制御される。
【０１３７】次に、零レベルの値が連続３回となりゼロ
検出信号ＳＤ１の検出レベルがＨレベルとなると、該Ｈ
レベルの信号ＳＤ１に基づいて周期４信号の検出レベル
がＬレベルとなる。この状態ではアナログ信号ＩＮはＢ
区間に対応している。
【０１３８】遅延回路９４は、同様にして遅延段数が
「０」に設定される。平均処理回路９５は、Ｌレベルの
信号ＳＤ３，ＳＤ４に応答して平均値Ｈを一定値に固定
する。即ち、このＢ区間では零レベルが連続するため
に、該Ｂ区間にて平均処理回路９５により算出される平
均値Ｈが、上記ゼロ検出信号ＳＤ１の立ち上がり時の平
均値（例えばサンプリング値ｓ８〜ｓ１１の平均値）に
固定される。
【０１３９】次に、非零レベルの値が連続３回となり振
幅信号ＳＤ２の検出レベルがＨレベルとなると、該Ｈレ
ベルの信号ＳＤ２に基づいて周期８信号ＳＤ４の検出レ
ベルがＨレベルとなる。この状態ではアナログ信号ＩＮ
はＣ区間に対応している。
【０１４０】遅延回路９４は、Ｈレベルの周期８信号Ｓ
Ｄ４に応答し、その遅延段数が「８」に設定される。ま
た、平均処理回路９５は、Ｈレベルの周期８信号ＳＤ４
に応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出
する。従って、Ｃ区間において、ゲイン切替えアンプ９
７は、サンプリング値ｔ４のサンプリングタイミングに
対応するアナログ値を、サンプリング値ｔ４〜ｔ１１の
平均値Ｈに基づき設定されたゲインＧにて制御する。つ
まり、このＣ区間では、制御対象となるアナログ信号の
信号値は、それ以降にサンプリングされる複数のサンプ
リング値の平均値Ｈに基づいて選択されたゲインＧにて
制御される。
【０１４１】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）予め大まかなアナログ信号ＩＮの波形図が判って
いる場合には、それに応じて遅延回路９４の遅延段数、
及び平均値Ｈの算出に用いるサンプリング値の数（サン
プル数）を適宜変更する。これにより、実際に制御対象
となるアナログ値を、それ以前又はそれ以降にサンプリ
ングされる複数のサンプリング値に基づき設定されるゲ
インＧにて制御することが可能となる。
【０１４２】尚、上記各実施形態は、以下の態様で実施
してもよい。 ・第三〜第八実施形態では、第二実施形態の様にアナロ
グ信号をクロック信号ＣＬＫに同期して遅延させる場合
について具体化したが、第一実施形態の様にクロック信
号ＣＬＫに同期させずにアナログ信号を遅延させてもよ
い。
【０１４３】・第五〜第八実施形態におけるゲインセレ
クト回路６７，８５による構成は、図３０のように変更
してもよい。即ち、このＡＧＣ１０１では、平均処理回
路１０５の次段にＧＣＡ制御電圧発生回路（以下、ＧＣ
Ａ制御回路）１０６が設けられ、該ＧＣＡ制御回路１０
６の出力信号に基づいてＧＣＡ１０７のゲインが設定さ
れる。図３１は、図３０の平均処理回路１０５及びＧＣ
Ａ制御回路１０６の一構成例を示すブロック図である。
尚、平均処理回路１０５は、上記平均処理回路６６（図
２０参照）と同様に構成されている。ＧＣＡ制御回路１
０６は、平均処理回路１０５の出力信号（即ち、平均値
Ｈ）に基づいてゲインを算出するゲイン算出回路１０６
ａと、該算出回路１０６ａの出力信号をアナログ信号に
変換して出力するＤＡＣ１０６ｂとから構成される。こ
のように構成されるＡＧＣ１０１の場合にも、上記実施
形態と同様な効果を奏する。
【０１４４】・第八実施形態において、上記図２８に示
す平均処理回路９５の構成を、図２９に示すように変更
して構成してもよい。この平均処理回路９５ａは、その
入力段に１２段のＦＦ（図では、回路を一部省略して示
す）を備え、各段のＦＦはサンプリング値Ｄ１〜Ｄ１２
をそれぞれラッチして出力する。各ＦＦによりラッチさ
れるサンプリング値Ｄ１〜Ｄ１２は、実際の制御対象と
なるアナログ値をサンプリング値Ｄ４とし、それ以前の
データをサンプリング値Ｄ１〜Ｄ３、それ以降のデータ
をサンプリング値Ｄ５〜Ｄ１２とする。そして、平均処
理回路９５ａは、周期４信号ＳＤ３がＨレベルの時にサ
ンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出し、周期８信
号ＳＤ４がＨレベルの時にサンプリング値Ｄ５〜Ｄ１２
の平均値Ｈを算出する。即ち、アナログ信号の波形の特
徴に応じて、平均処理回路９５ａにて平均値Ｈの算出に
用いる複数のサンプリング値の採用位置を適宜変更して
もよい。このように構成した場合にも、上記実施形態と
同様な効果を奏する。
【０１４５】・第八実施形態において、図２７に示すよ
うに、遅延回路９４にバッファ９４ｄを追加し、遅延段
数の異なる出力を得るように構成することで、制御対象
とするアナログ値を変更するようにしてもよい。
【０１４６】・第八実施形態では、遅延回路９４に設け
た選択回路９４ｃにより遅延段数を適宜変更する構成と
したが、該遅延回路９４の遅延段数を常に８段に設定す
るようにしてもよい。
【０１４７】上記各実施形態の特徴をまとめると以下の
ようになる。 （付記１） アナログ信号をデジタル信号に変換し、該
デジタル信号を演算処理して生成した制御信号に基づい
て前記アナログ信号を制御するアナログ制御方法におい
て、前記制御信号を生成する経路にて生じるレイテンシ
に対応して前記アナログ信号を遅延させ、該遅延後のア
ナログ信号を制御するようにしたことを特徴とするアナ
ログ制御方法。 （付記２） アナログ信号をデジタル信号に変換し、該
デジタル信号を演算処理して生成した制御信号に基づい
て前記アナログ信号を制御するアナログ制御方法におい
て、前記制御信号を生成する経路にて生じるレイテンシ
に対応して前記アナログ信号をクロック信号に同期して
遅延させ、該遅延後のアナログ信号を制御するようにし
たことを特徴とするアナログ制御方法。 （付記３） 前記制御信号は、所定のタイミングでサン
プリングされる前記アナログ信号のサンプリング値に基
づいて生成され、該制御信号を前記サンプリングタイミ
ングに対応した値を持つアナログ信号に作用させるよう
に前記アナログ信号の遅延を設定することを特徴とする
付記１又は２記載のアナログ制御方法。 （付記４） 前記制御信号は、所定のタイミングでサン
プリングされる前記アナログ信号のサンプリング値に基
づいて生成され、該制御信号を前記サンプリングタイミ
ングに対し、それ以前のサンプリングタイミングに対応
した値を持つアナログ信号に作用させるように前記アナ
ログ信号の遅延を前記レイテンシ以上に設定することを
特徴とする付記１又は２記載のアナログ制御方法。 （付記５） 前記制御信号は、所定のタイミング毎にサ
ンプリングされるアナログ信号の複数のサンプリング値
を演算処理して生成され、該制御信号を前記各サンプリ
ングタイミングのいずれかに対応した値を持つアナログ
信号に作用させるように前記アナログ信号の遅延を設定
することを特徴とする付記１又は２記載のアナログ制御
方法。 （付記６） 前記制御信号は、所定のタイミング毎にサ
ンプリングされるアナログ信号の複数のサンプリング値
を演算処理して生成され、該制御信号を前記各サンプリ
ングタイミングに対し、それ以前のサンプリングタイミ
ングに対応した値を持つアナログ信号に作用させるよう
に前記アナログ信号の遅延を前記レイテンシ以上に設定
することを特徴とする付記１又は２記載のアナログ制御
方法。 （付記７） アナログ信号をアナログ−デジタル変換す
るＡＤＣと、前記ＡＤＣの出力信号を演算処理して、前
記アナログ信号を制御するための制御信号を生成するデ
ジタル演算回路と、前記制御信号に基づいて前記アナロ
グ信号を制御するアナログ制御回路と、を備えたアナロ
グ制御装置において、前記ＡＤＣ及びデジタル演算回路
で生じるレイテンシに対応した遅延を設定した遅延回路
を設け、該遅延回路を介して遅延させた前記アナログ信
号を、前記アナログ制御回路にて制御することを特徴と
するアナログ制御装置。 （付記８） 前記遅延回路は、前記アナログ信号を遅延
させる一又は複数の容量を備え、該容量の容量値は、前
記アナログ信号の遅延が前記レイテンシに対応した遅延
となるような値に設定されることを特徴とする付記７記
載のアナログ制御装置。 （付記９） 前記遅延回路は、相補的に制御される一対
のスイッチの開閉に基づき前記アナログ信号をクロック
信号に同期して遅延させる一又は複数の遅延段数にて構
成されることを特徴とする付記７記載のアナログ制御装
置。 （付記１０） 前記遅延回路の遅延段数を、前記アナロ
グ信号のサンプリング値に応じて所定の遅延段数（０段
を含む）に変更させる選択回路を備えたことを特徴とす
る付記９記載のアナログ制御装置。 （付記１１） アナログ信号を、制御信号に基づいて設
定される所定のゲインにて制御する第１のＧＣＡと、前
記第１のＧＣＡの出力信号をアナログ−デジタル変換す
るＡＤＣと、前記第１のＧＣＡの出力信号が前記ＡＤＣ
の入力レベルに対しほぼフルレンジとなるように設定さ
れる目標値と、該ＡＤＣの出力信号との誤差を算出する
誤差演算回路と、前記誤差演算回路の出力信号をデジタ
ル−アナログ変換して、前記第１のＧＣＡのゲインを設
定するための前記制御信号を出力するＤＡＣと、から構
成される第１の制御ループを備えたＡＧＣにおいて、前
記第１の制御ループにて生じるレイテンシに対応して前
記アナログ信号を遅延させる遅延回路と、前記遅延回路
を介して入力される前記アナログ信号を、前記制御信号
に基づいて設定される所定のゲインにて制御する第２の
ＧＣＡと、を備えたことを特徴とするＡＧＣ。 （付記１２） 前記第２のＧＣＡの出力信号を誤差演算
して出力する第２の制御ループを備えたことを特徴とす
る付記１１記載のＡＧＣ。 （付記１３） アナログ信号をアナログ−デジタル変換
するＡＤＣと、前記ＡＤＣの出力信号に基づいて前記ア
ナログ信号の複数のサンプリング値の平均値を算出する
平均処理回路と、前記平均値に基づいて前記アナログ信
号を制御させるべくゲインを選択し、制御信号を生成す
るゲインセレクト回路と、前記ＡＤＣ，平均処理回路，
ゲインセレクト回路にて生じるレイテンシに対応して前
記アナログ信号を遅延させる遅延回路と、前記遅延回路
を介して入力される前記アナログ信号を、前記制御信号
に基づいて切り替えたゲインにて制御するゲイン切替え
アンプと、を備えたことを特徴とするＡＧＣ。 （付記１４） 付記１３記載のＡＧＣを複数段備えたこ
とを特徴とするＡＧＣ。 （付記１５） 前記ゲイン切替えアンプの出力信号を誤
差演算して出力する制御ループを備えたことを特徴とす
る付記１３記載のＡＧＣ。 （付記１６） 付記１１乃至１５のいずれか一記載のＡ
ＧＣの制御方法において、前記遅延回路は、前記アナロ
グ信号をクロック信号に同期して遅延させる一又は複数
段の遅延段数にて構成される遅延回路であって、予測可
能な前記アナログ信号の波形に応じて、前記遅延回路の
遅延段数を変更させることを特徴とするＡＧＣの制御方
法。 （付記１７） 付記１３乃至１５のいずれか一記載のＡ
ＧＣの制御方法において、予測可能な前記アナログ信号
の波形に応じて、前記平均値の算出に用いる値のサンプ
ル数を変更させることを特徴とするＡＧＣの制御方法。 （付記１８） 付記１３乃至１５のいずれか一記載のＡ
ＧＣの制御方法において、予測可能な前記アナログ信号
の波形に応じて、前記平均値の算出に用いる前記複数の
サンプリング値の採用位置を変更することを特徴とする
ＡＧＣの制御方法。
【０１４８】
【発明の効果】以上詳述したように、本発明によれば、
レイテンシに関わらず、精度の高いアナログ制御を行い
得るアナログ制御方法、アナログ制御装置、及びＡＧＣ
を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のアナログ制御装置の概略構成
図である。
【図２】 アナログ制御装置の作用を示すアナログ信号
の波形図である。
【図３】 容量を示す概略図である。
【図４】 第二実施形態のアナログ制御装置の概略構成
図である。
【図５】 遅延回路の具体的構成を示す回路図である。
【図６】 バッファの一例を示す回路図である。
【図７】 遅延回路の動作を説明する回路図である。
【図８】 遅延回路の動作を説明する回路図である。
【図９】 遅延回路の各入力信号を示す波形図である。
【図１０】 遅延回路の動作状態を示す回路図である。
【図１１】 遅延回路の動作状態を示す回路図である。
【図１２】 遅延回路の動作状態を示す回路図である。
【図１３】 遅延回路の動作状態を示す回路図である。
【図１４】 遅延回路の動作状態を示す回路図である。
【図１５】 遅延回路の動作状態を示す回路図である。
【図１６】 アナログ信号の遅延を示すタイミングチャ
ートである。
【図１７】 第三実施形態のＡＧＣを示すブロック図で
ある。
【図１８】 第四実施形態のＡＧＣを示すブロック図で
ある。
【図１９】 第五実施形態のＡＧＣを示すブロック図で
ある。
【図２０】 平均処理回路及びゲインセレクト回路の一
例を示すブロック図である。
【図２１】 アナログ信号のサンプリング例を示す波形
図である。
【図２２】 平均処理回路及びゲインセレクト回路の一
例を示すブロック図である。
【図２３】 第六実施形態のＡＧＣを示すブロック図で
ある。
【図２４】 第七実施形態のＡＧＣを示すブロック図で
ある。
【図２５】 第八実施形態のＡＧＣを示すブロック図で
ある。
【図２６】 ハードディスク装置の位相サーボの例を示
す波形図である。
【図２７】 図２５の遅延回路の構成を示す回路図であ
る。
【図２８】 図２５の平均処理回路及びゲインセレクト
回路の一例を示すブロック図である。
【図２９】 図２５の平均処理回路及びゲインセレクト
回路の一例を示すブロック図である。
【図３０】 ＡＧＣ回路の別例を示す回路図である。
【図３１】 図３０の平均処理回路及びＧＣＡ制御電圧
発生回路の一例を示すブロック図である。
【図３２】 従来のアナログ制御装置の概略構成図であ
る。
【図３３】 従来のＡＧＣを示すブロック図である。
【図３４】 誤差演算回路を示すブロック図である。
【図３５】 従来のタイミング波形図である。
【符号の説明】
ＩＮ アナログ信号 Ｓ２ 制御信号 １２，２２ 遅延回路としてのアナログ遅延回路 １３ アナログ制御回路 １４ ＡＤＣ １５ デジタル演算回路
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Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号をデジタル信号に変換し、
    該デジタル信号を演算処理して生成した制御信号に基づ
    いて前記アナログ信号を制御するアナログ制御方法にお
    いて、 前記制御信号を生成する経路にて生じるレイテンシに対
    応して前記アナログ信号を遅延させ、該遅延後のアナロ
    グ信号を制御するようにしたことを特徴とするアナログ
    制御方法。
  2. 【請求項２】 アナログ信号をデジタル信号に変換し、
    該デジタル信号を演算処理して生成した制御信号に基づ
    いて前記アナログ信号を制御するアナログ制御方法にお
    いて、 前記制御信号を生成する経路にて生じるレイテンシに対
    応して前記アナログ信号をクロック信号に同期して遅延
    させ、該遅延後のアナログ信号を制御するようにしたこ
    とを特徴とするアナログ制御方法。
  3. 【請求項３】 前記制御信号は、所定のタイミングでサ
    ンプリングされる前記アナログ信号のサンプリング値に
    基づいて生成され、該制御信号を前記サンプリングタイ
    ミングに対応した値を持つアナログ信号に作用させるよ
    うに前記アナログ信号の遅延を設定することを特徴とす
    る請求項１又は２記載のアナログ制御方法。
  4. 【請求項４】 前記制御信号は、所定のタイミングでサ
    ンプリングされる前記アナログ信号のサンプリング値に
    基づいて生成され、該制御信号を前記サンプリングタイ
    ミングに対し、それ以前のサンプリングタイミングに対
    応した値を持つアナログ信号に作用させるように前記ア
    ナログ信号の遅延を前記レイテンシ以上に設定すること
    を特徴とする請求項１又は２記載のアナログ制御方法。
  5. 【請求項５】 アナログ信号をアナログ−デジタル変換
    するＡＤＣと、 前記ＡＤＣの出力信号を演算処理して、前記アナログ信
    号を制御するための制御信号を生成するデジタル演算回
    路と、 前記制御信号に基づいて前記アナログ信号を制御するア
    ナログ制御回路と、を備えたアナログ制御装置におい
    て、前記ＡＤＣ及びデジタル演算回路で生じるレイテン
    シに対応した遅延を設定し た遅延回路を設け、該遅延回路を介して遅延させた前記
    アナログ信号を、前記アナログ制御回路にて制御するこ
    とを特徴とするアナログ制御装置。
  6. 【請求項６】 前記遅延回路は、相補的に制御される一
    対のスイッチの開閉に基づいて、前記アナログ信号をク
    ロック信号に同期して遅延させる一又は複数の遅延段数
    にて構成されることを特徴とする請求項５記載のアナロ
    グ制御装置。
  7. 【請求項７】 前記遅延回路の遅延段数を、前記アナロ
    グ信号のサンプリング値に応じて所定の遅延段数（０段
    を含む）に変更させる選択回路を備えたことを特徴とす
    る請求項６記載のアナログ制御装置。
  8. 【請求項８】 アナログ信号を、制御信号に基づいて設
    定される所定のゲインにて制御する第１のＧＣＡと、 前記第１のＧＣＡの出力信号をアナログ−デジタル変換
    するＡＤＣと、 前記第１のＧＣＡの出力信号が前記ＡＤＣの入力レベル
    に対しほぼフルレンジとなるように設定される目標値
    と、該ＡＤＣの出力信号との誤差を算出する誤差演算回
    路と、 前記誤差演算回路の出力信号をデジタル−アナログ変換
    して、前記第１のＧＣＡのゲインを設定するための前記
    制御信号を出力するＤＡＣと、から構成される第１の制
    御ループを備えたＡＧＣにおいて、 前記第１の制御ループにて生じるレイテンシに対応して
    前記アナログ信号を遅延させる遅延回路と、 前記遅延回路を介して入力される前記アナログ信号を、
    前記制御信号に基づいて設定される所定のゲインにて制
    御する第２のＧＣＡと、を備えたことを特徴とするＡＧ
    Ｃ。
  9. 【請求項９】 アナログ信号をアナログ−デジタル変換
    するＡＤＣと、 前記ＡＤＣの出力信号に基づいて前記アナログ信号の複
    数のサンプリング値の平均値を算出する平均処理回路
    と、 前記平均値に基づいて前記アナログ信号を制御させるべ
    くゲインを選択し、制御信号を生成するゲインセレクト
    回路と、 前記ＡＤＣ，平均処理回路，ゲインセレクト回路にて生
    じるレイテンシに対応して前記アナログ信号を遅延させ
    る遅延回路と、 前記遅延回路を介して入力される前記アナログ信号を、
    前記制御信号に基づいて切り替えたゲインにて制御する
    ゲイン切替えアンプと、を備えたことを特徴とするＡＧ
    Ｃ。
  10. 【請求項１０】 請求項９記載のＡＧＣを複数段備えた
    ことを特徴とするＡＧＣ。
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