JPH07212153A

JPH07212153A - 自動利得制御装置

Info

Publication number: JPH07212153A
Application number: JP20446994A
Authority: JP
Inventors: Peter E Chadwick; エドウァードチャドウィックピーター
Original assignee: Plessey Semiconductors Ltd
Current assignee: Plessey Semiconductors Ltd
Priority date: 1993-08-11
Filing date: 1994-08-05
Publication date: 1995-08-11
Also published as: GB2280998A; CA2129567A1; EP0638998A1; GB9316681D0

Abstract

(57)【要約】【目的】入力信号に対して迅速に反応する自動利得制
御装置を提供する。【構成】自動利得制御装置は、利得制御増幅器段と、
検出器段と、時間遅延手段とを有する。増幅器段と検出
器段はともに入力信号から並列に入力され、検出器段の
出力は増幅器段の利得を調節するために用いられる。時
間遅延手段は、増幅器段の上流に直列に設けられてい
る。制御回路には利得制御関数の伝達関数を変形（線形
化）する手段が含まれていてもよく、そしてこの手段を
含むということは、外部からの変調信号を入力するため
の供給を含んでいてもよい。検出器は、好ましくは逐次
対数増幅器であって、これによって自動利得制御装置は
広域入力ダイナミックレンジを扱うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速の自動利得制御装置
に関し、特に広域ダイナミックレンジを有する信号を増
幅する必要がある場合の電子および通信システムに用い
られる、迅速な自動利得制御装置に関する。

【０００２】

【従来の技術】無線通信、レーダー、機器工学、電子制
御システム、放送その他のような分野で用いられる増幅
器システムでは、実質上は一定レベルの信号を出力する
一方で、広域ダイナミックレンジをもつ入力信号の処理
能力がしばしば必要となる。

【０００３】ＣＳＭＡ（搬送波検知多重アクセス）プロ
トコルシステムが用いられているコンピュータや他の通
信システムにおいては、受信機が過負荷をかけることな
く強い信号または弱い信号を受信することができるこ
と、そしてネットワークの効果的なタイムロスを最小に
するためのさまざまなレベルに迅速に調節することがで
きることが重要である。これを行う技術は自動利得制御
（ＡＧＣ）の一般名のもとに進められ、そしてすでに従
来技術として十分に確立されている。ＡＧＣのもっとも
一般的に用いられる形態の一例が図８の装置に示されて
いる。

【０００４】図８において、ＡＧＣ段１０は利得制御増
幅器１２の周辺に設けられている。利得制御増幅器１２
は二つの入力、即ち信号入力１３と利得制御入力１４と
を有する。利得制御入力１４は、増幅器１２の利得を利
得制御入力１４上に現れる信号値に従って調節するよう
に設けられている。増幅器１２の出力は送線１５に沿っ
て取り出されて、まずＡＧＣ段の出力１６を、次に整流
器（検出器）１８とローパスフィルタ１９を含むフィー
ドバックループ１７を形成する。検出されてフィルタ１
９を通過した出力信号は送線２０に沿って増幅器１２の
利得制御入力１４へ送出される。

【０００５】

【発明が解決しようとする課題】ＡＧＣ段１０の動作は
以下の通りである。まず、入力１３の信号はゼロか、ま
たは限りなく低い振幅に初期化されていると仮定する
（図９参照）。時間ｔ１に入力信号は、電圧Ａの頂点か
ら頂点までの値に鋭く上昇し（図９の線（ａ）参照）、
これは結果的には求められた以上の高い振幅をもつ、送
線１６上の出力信号となる。ＡＧＣシステムは、出力信
号の検出された分を増幅器１２にフィードバックするこ
とによって出力信号レベルを下げ、このフィードバック
された信号を用いて増幅器１２の利得を下げる働きをす
る。このようにして増幅器１２の出力は、図９の線
（ｂ）に示されるように頂点から頂点までの値Ｂをと
る。

【０００６】ＡＧＣシステムが適切に働き、そして増幅
器１２における信号のゆがみを避けるためにフィルタ１
９が十分に低いカットオフポイント例えば、十分に長い
時間定数を持つように設けられており、これによって送
線２０上のフィードバック信号は、確実に瞬間値ではな
く、出力信号の平均値を表す。この結果、ＡＧＣシステ
ムの有限時間をとって入力信号レベルの突然の上昇に反
応し、もし入力信号が十分に大きいならば結果的には第
一の過負荷における増幅器１２となる。これは図９の超
過２１として示される。反応に必要な時間はアタックタ
イムとして知られており、図９の時間ｔ１ーｔ２に相当
する。

【０００７】アタックタイムを短く設定することは可能
である一方で、実際にはこれを実行するのは困難であ
る。更に、利得が変化するので、増幅器１２内で起こる
位相のシフトは、そしてエンベロープのちがいによって
表される周波数において、フィルタ１９内における位相
のシフトは、そうした周知のシステムに不安定性をもた
らす可能性がある。

【０００８】

【課題を解決するための手段】本発明によれば、迅速自
動利得制御装置は、信号入力、ゲインコントロ−ル入
力、出力を有するゲインコントロ−ル増幅器手段と、検
出器手段と、時間遅延手段とを有し、該自動利得制御装
置の入力は、前記時間遅延手段によって上記ゲインコン
トロール増幅器手段の信号入力に接続され、更に前記検
出器手段の入力に接続され、前記検出器手段の出力は上
記ゲインコントロール増幅器手段のゲインコントロール
入力に接続され、前記ゲインコントロール増幅器手段の
出力は該自動利得制御装置の出力を形成するように構成
される。

【０００９】ＡＧＣは開ループにおいて効果的に実行さ
れ、これは好ましくない遅延時間と従来の利得制御シス
テムの閉ループ装置によってもたらされた位相シフトと
を排除することができる利点がある。これは、本発明が
ある特定の通信またはコンピュータネットワークに用い
られる場合に特別な利点となり、それは例えば、ダイレ
クトシークエンススプレッドシステム（Direct Sequenc
e Spread System)におけるように、容易に考えられる振
幅変調構成要素を用いた変調技術を利用する通信または
コンピュータネットワークに用いられる場合である。そ
うしたシステムにおいては、本発明によれば、増幅器段
は大きな入力信号のレシピに従って設定されているため
に、システムがデータを受信不可能になる実行時間をよ
り短くすることができる。しかし、ＡＧＣ動作の線形性
は利得制御機構の伝達特性に従属して必要性をもってつ
くられたという事実がある為に、そうした利得制御装置
のもつ矛盾は出力信号レベルでの絶対的不変性の欠如と
なる。遅延時間を使うと、高い振幅の入力信号が利得制
御増幅器を過負荷にする前に、適切な利得調節信号が利
得制御増幅器の利得制御入力に確実に現れるという利点
がある。

【００１０】遅延手段は例えば、インダクティブ／キャ
パシティブ遅延回路、入力信号と利得制御増幅器に適切
な、特徴的なインピーダンスと速度ファクターの伝送回
路のレングスまたは入力信号と利得制御増幅器に適切な
インターフェースをもつデジタル回路、等のいくつかの
形態をとる。

【００１１】自動利得制御装置は、自動利得装置の制御
特性を変形する変形手段を構成してもよい。これは実際
には上記に述べたようにＡＧＣシステムのパフォーマン
スを線形化するために、もしくは必ずしも線形とは限ら
ずに他の望ましいパフォーマンスにその利得制御特性を
調整する必要があるかもしれない。

【００１２】その変形手段はアナログ／デジタル変換手
段と、アドレス入力とデータ出力を有する記憶手段と、
デジタル／アナログ変換手段とを構成要素とし、アナロ
グ／デジタル変換手段の入力は検出器手段の出力に接続
され、アナログ／デジタル変換手段の出力は記憶手段の
アドレス入力に接続され、記憶手段のデータ出力はデジ
タル／アナログ変換手段の入力に接続されそしてデジタ
ル／アナログ変換手段の出力は利得制御増幅器手段の利
得制御入力に接続されている。記憶手段は、好ましくは
リードオンリメモリ（ＲＯＭ）であると認識されるとよ
い。

【００１３】そうした記憶手段を用いると例えば、自動
利得制御装置の入力において線形に変化する信号レベル
が、リードオンリメモリのデータ出力においてデジタル
値の非線形に変化する信号へ変換され、これらの値は利
得制御増幅器の利得制御入力に用いるために、順番に非
線形的に変化するアナログ値の相当値に変換される。こ
の方法で、システムの利得制御伝達関数は、例えば伝達
関数がすでに線形でない場合には線形化されるなど適切
に変形され得る。

【００１４】都合よく、変形手段は外部の変調信号を受
信するための手段を有する。その変形手段がデジタルデ
ータを出力するＲＯＭなどの記憶手段を使う場合には、
外部の変調信号を受信する手段は、デジタル加算器を有
しその加算器の第一の入力は外部の変調信号を受信する
為に設けられ、その第二の入力は記憶手段のデータ出力
に接続され、デジタル加算器の出力はデジタルアナログ
変換手段の入力に接続される。

【００１５】デジタル加算器を用いるかわりとして、デ
ジタル／アナログ変換手段の乗算入力を用いて外部の変
調信号が受信されてもよく、その乗算入力は記憶手段の
データ出力を計測するように設けられ、その計測された
データはそれから利得制御増幅器手段の利得制御入力に
送られる。これは自動利得制御装置を具現する為に必要
なハードウエアの量を少なくする利点がある。

【００１６】デジタル技術を使用するかわりに、純粋に
アナログの具現を採用してもよく、その変形手段はアナ
ログ加算器を有し、その加算器の第一の入力は外部の変
調信号を受信するように設けられ、第二の入力は検出器
手段の出力に接続され、アナログ加算器の出力は利得制
御増幅器手段の利得制御入力に接続される。

【００１７】検出器手段は逐次検出対数増幅器であると
認識されてもよく、その検出器手段の出力は対数的に増
幅され検出された、逐次検出対数増幅器の出力で構成さ
れているか、もしくは個別の検出器段を続いて従う真対
数増幅器として認識されてもよい。

【００１８】対数増幅器、特に逐次検出対数増幅器を用
いることは入力信号圧縮ということになり、これによっ
て本発明の自動利得制御装置を入力信号が広いダイナミ
ックレンジを持つ場合に用いることができる。逐次検出
対数増幅器は、また迅速で利得制御装置の反応をスピー
ドアップさせる。しかしながら増幅器の他のタイプ、例
えば線形増幅器が使われてもよい。

【００１９】利得制御装置の利得制御入力は差動（プッ
シュプル）入力として構成されても良い。利得制御信号
の利得制御増幅器出力叉は入力におけるリークには、増
幅された信号のエンベロープを変調するという効果があ
るが、差動入力を用いることはどんなリークも釣合がと
れるという利点がある。好ましくはローパスフィルタと
して構成されたフィルタ手段は、検出器手段の出力と直
列に接続されてもよい。

【００２０】

【実施例】図１は本発明の第一の実施例による自動利得
制御装置を示す図であり、増幅される信号は送線３２に
沿って遅延手段３３と検出器手段３４へ送られる。遅延
手段３３からの出力は、利得制御増幅器３５の信号入力
に入力される一方、検出器手段３４の出力はフィルタ手
段３６においてフィルタにかけられ、利得制御増幅器３
５の利得制御入力３７に順次入力される。フィルタ手段
３６は、ローパスフィルタで、ローパスフィルタの入力
３８における信号の平均値を示す信号を入力３７に供給
する。遅延手段３３は送線の長さや集中インダクタンス
／キャパシタンス回路やその他の回路であってもよい。

【００２１】検出器手段３４は、逐次検出対数増幅器
（以下ログアンプと略す）を含み、ログアンプの構成は
図２に示される。図２に示された逐次検出ログアンプ３
９は多数のカスケード接続された線形の限定された増幅
器段を含み、ここではそのうちの４段の増幅器４１〜４
４が示されている。この増幅器段の出力は検出器５１〜
５４において検出され、全てのログアンプの入力もまた
検出器５５において検出される。検出器５１〜５４の出
力は、遅延回路４５上の一連のタッピングに送られ、こ
こでその出力は合計されて、遅延回路の合計された出力
はビデオアンプ４６に送られ、その出力４７がログアン
プ３９の主な出力となる。ログアンプ３９の入力信号の
レベルが上昇するとまず、検出器５４が作動し、次に検
出器５３、検出器５２の順に作動するように設けられて
いる。前もってオンとなった検出器に送出する増幅器３
５は、各検出器５２、５３、５４がオンになると、結果
としてログアンプ３９の出力４７において、入力信号の
振幅の対数として振幅の上昇する信号を限定し始める。
ログアンプ３９の伝達関数は、個々の増幅器段の伝達関
数の合成なので、出力電圧が入力電力に対してプロット
される場合に、この合成はおよそ直線になり、ログアン
プ３９は例えば１００デシベルなどのとても広いダイナ
ミックレッジをもつ入力信号を扱うことができる。

【００２２】図１に示された自動利得制御装置は以下の
ように作動される。送線３２上の入力信号の振幅が突然
大きくなると、例えばちょうどスイッチがオンにされた
送信機によってこの振幅の上昇は増幅され、そして検出
器手段３４において検出され、フィルタ手段３６におい
て高い部分がカットされ、増幅器３５の利得を下げるた
めに用いられる。しかしながら遅延手段３３が存在する
ために、増幅器３５はまだ入力信号のレベルの上昇分を
登録していない。入力信号が最終的に増幅器３５に入力
された時に、この増幅器３５の利得はすでに要求された
レベルに調節されて増幅器３５は入力信号の上昇によっ
て過負荷にならない。

【００２３】本発明の利得制御は開ループであり閉ルー
プではないので、増幅器３５が設定する出力信号のレベ
ルはある程度予測が不可能である。それは即ち、実際の
ところ逐次検出ログアンプ３４と増幅器３５の特徴であ
る利得制御に対する出力電圧とによる。これらは、周知
の場合でさえもかなり広い許容範囲をもつことができ
る。これらの伝達関数における許容固有値は別として
も、ここで逐次検出ログアンプ３４が使われているの
で、伝達関数は本実施例においてそれら自体が非線形で
あることもある。このため、本発明の第二の実施例にお
いて、利得制御特性の線形化をもたらす変形手段を紹介
する。

【００２４】図３に第二の実施例を示す。第二の実施例
において自動利得制御手段は、図１に示された実施例の
構成要素に加えて、アナログ／デジタル変換器４２（Ａ
／Ｄ変換器）と、リードオンリメモリ（ＲＯＭ）４３と
そしてデジタル／アナログ変換器（Ｄ／Ａ変換器）４４
とを有する。簡単にするために、フィルタ手段３６は図
示されていないが存在することは理解されるべきであ
る。逐次検出器ログアンプ出力４１上に現れた入力送線
３２に存在する増化された信号レベルは、アナログ／デ
ジタル変換器４２によってデジタル化され、デジタル信
号の形でＲＯＭ４３のアドレス入力に送られる。ＲＯＭ
４３は、Ａ／Ｄ変換器４２のディスクリートレベルの数
に相当する多数の格納部位を含み、Ａ／Ｄ変換器４２の
入力上の個々のアナログ電圧に相当する部位の格納値
は、ＲＯＭ４３のデータ出力から出力され、Ｄ／Ａ変換
器４４においてアナログ形に再び変換され、そして増幅
器３５の入力３７において利得制御電圧として適応され
る。ＲＯＭ４３の伝達関数は、大体、ログアンプ３４の
圧縮のために補償する反対数的になるが、増幅器３５の
利得制御伝達関数における他の不規則（線形からの逸
脱）の為の補償にもあつらえられる。本発明の利得制御
ブランチは、コンパンダ、入力信号を圧縮するログアン
プ３４、そして圧縮された信号を再び復元するＲＯＭ４
３として機能する。

【００２５】データ伝達システムにおいて、増幅器周波
数の利得および／または位相特性を変調して不完全な伝
達媒介のために補償するのが望ましい。この一例は、マ
ルチパス伝搬が伝達において実行された場合で、その効
果は幾つかの信号が受信アンテナにおいて時間をおいて
到達する事である。そうしたスタッガ信号の重ね合わせ
は、振幅と位相にゆがみを引き起こす。そしてこうした
ゆがみは補正されるのが望ましい。

【００２６】これを行うために図４に示される第三の実
施例は、利得制御装置５０にデジタル加算器１５２が用
いられ、これは基本的には第二の実施例の装置４０と同
じ構成要素を有している。ここでＲＯＭ４３のデータ出
力は外部のデジタル入力信号と合成されて、外部信号に
より振幅が変化する加算器１５２の、出力５３において
信号を供給する。加算された信号は前もってアナログ信
号に変換されて増幅器３５の入力３７に入力される。

【００２７】デジタル加算器１５２を用いる代わりに、
外部変調信号を利得制御装置にアクセスするためにＤ／
Ａ変換器の乗算入力をもって用いてもよい。ここに第四
実施例を図５に示す。図５において自動利得制御装置６
０は、今回、外部アナログ信号を受信するためにＤ／Ａ
変換器４４のアナログ計測入力６２を用いる点を除く
と、図３の装置４０と全く同一に構成される。

【００２８】最後に本発明の第５実施例は、純粋にアナ
ログ技術を用いて、外部信号によって完全に変調可能な
自動利得制御装置を達成している。本実施例の利得制御
装置７０は図６に示されるが、これはアナログ加算器７
２を付加する以外は図１に示される本発明の基本実施例
と全く同様に構成される。加算器７２は加算的に検出さ
れフィルタにかけられたその入力７３の信号を、その他
の入力７２上の外部アナログ信号と合成し、その和信号
は直接に、アナログの形で増幅器３５の利得制御入力３
７に入力される。

【００２９】増幅器３５の入力３７上の利得制御信号の
フィールドスルーが増幅器３５の出力段または入力段に
もたらす効果を最小にするために、差動利得制御入力を
構成することが用いられてもよい。これは図７に示され
る。本実施例は、図１の基本実施例が、増幅器３５に二
つの利得制御入力８３、８４を送出する位相分配器段８
２を含む場合である。位相分配器６２の二つの出力は反
位相であり、利得制御入力８３、８４のいずれかで生じ
た電荷リークとバランスのとれない入力電流は相殺され
る。このプッシュプル技術は上記記載されたどの実施例
においても適用されてよい。

【００３０】

【発明の効果】以上のように本発明によれば、入力信号
に対して迅速に反応する自動利得制御装置を提供できる
という効果がある。

【図面の簡単な説明】

【図１】本発明による自動利得制御装置の第一の実施例
を示す概略構成図である。

【図２】本発明の実施例に用いられる逐次検出対数増幅
器の概略構成図である。

【図３】本発明による自動利得制御装置の第二の実施例
を示す概略構成図である。

【図４】本発明による自動利得制御装置の第三の実施例
を示す概略構成図である。

【図５】本発明による自動利得制御装置の第四の実施例
を示す概略構成図である。

【図６】本発明による自動利得制御装置の第四の実施例
を示す概略構成図である。

【図７】本発明による自動利得制御装置における差動利
得制御の使用を示す概略構成図である。

【図８】従来のＡＧＣ装置を示す概略構成図である。

【図９】図８の装置における利得制御動作を示す図であ
る。

【符号の説明】

３３遅延手段３４検出器手段３５利得制御増幅器３６フィルタ手段３７利得制御入力３９逐次検出ログアンプ４１、４２、４３、４４増幅器４５遅延回路４６ビデオアンプ５１、５２、５３、５４検出器６２位相分配器７２アナログ加算器１５２加算器

Claims

【特許請求の範囲】

【請求項１】信号入力、ゲインコントロ−ル入力、出
力を有するゲインコントロ−ル増幅器手段と、検出器手段と、時間遅延手段とを有し、該自動利得制御装置の入力は、
前記時間遅延手段によって上記ゲインコントロール増幅
器手段の信号入力に接続され、更に前記検出器手段の入
力に接続され、前記検出器手段の出力は上記ゲインコン
トロール増幅器手段のゲインコントロール入力に接続さ
れ、前記ゲインコントロール増幅器手段の出力は該自動
利得制御装置の出力を形成することを特徴とする自動利
得制御装置。
【請求項２】請求項１記載の装置において、前記時間
遅延手段が遅延回路であることを特徴とする自動利得制
御装置。
【請求項３】請求項２記載の装置において、前記遅延
回路が集中インダクタンス／キャパシタンス遅延回路で
あることを特徴とする自動利得制御装置。
【請求項４】請求項２記載の装置において、前記遅延
回路が伝送線の長さであることを特徴とする自動利得制
御装置。
【請求項５】請求項１から４のいずれかに記載の装置
において、該自動利得制御装置は更に、該自動利得制御
装置の制御特性を変形する変形手段を含むことを特徴と
する自動利得制御装置。
【請求項６】請求項５に記載の装置において、前記変
形手段は、アナログ／デジタル変換器手段と、アドレス
入力とデータ出力を有する記憶手段と、デジタル／アナ
ログ変換手段とを有し、前記アナログ／デジタル変換手
段の入力は前記検出器手段の出力に接続され、前記アナ
ログ／デジタル変換器手段の出力は前記記憶手段のアド
レス入力に接続され、前記記憶手段のデータ出力は前記
デジタル／アナログ変換器手段の出力に接続され、前記
デジタル／アナログ変換器手段の出力は前記ゲインコン
トロール増幅器手段のゲインコントロール入力に接続さ
れていることを特徴とする自動利得制御装置。
【請求項７】前記記憶手段はリードオンリメモリであ
ることを特徴とする請求項６に記載の自動利得制御装
置。
【請求項８】請求項５から７のいずれかに記載の装置
において、前記変形手段は、外部からの変調信号を受信
する手段を有することを特徴とする自動利得制御装置。
【請求項９】請求項６または８に記載の装置におい
て、前記外部からの変調信号を受信する手段は、デジタ
ル加算器と、外部からの変調信号を受信するために設け
られた第一の入力と、前記記憶手段のデータ出力に接続
された第二の入力と、前記デジタルアナログ変換器手段
の入力に接続された前記デジタル加算器の出力とを有す
ることを特徴とする自動利得制御装置。
【請求項１０】請求項６または８に記載の装置におい
て、前記外部からの変調信号を受信する手段は、前記デ
ジタルアナログ変換器手段の乗算入力を有し、前記乗算
入力は前記記憶手段のデータ出力を計測するように設け
られ、前記計測されたデータ出力は前記ゲインコントロ
ール増幅器手段のゲインコントロール入力に送出されて
いることを特徴とする自動利得制御装置。
【請求項１１】請求項５または８に記載の装置におい
て、前記変形手段は、アナログ加算器と、外部の変調信
号を受信するように設けられた第一の入力と、前記検出
器手段の出力に接続された第二の入力と、前記ゲインコ
ントロール増幅器手段のゲインコントロール入力に接続
された前記アナログ加算器の出力とを有することを特徴
とする自動利得制御装置。
【請求項１２】請求項１から１１のいずれかに記載の
装置において、前記検出器手段は、検出器段に送出する
真対数増幅器段を有することを特徴とする自動利得制御
装置。
【請求項１３】請求項１から１１のいずれかに記載の
装置において、前記検出器手段は逐次検出対数増幅器を
有し、前記逐次検出対数増幅器の対数的に検出された出
力は、前記検出器手段の出力であることを特徴とする自
動利得制御装置。
【請求項１４】請求項１から１３のいずれかに記載の
装置において、前記ゲインコントロール増幅器手段のゲ
インコントロール入力は差動入力であり、前記ゲインコ
ントロール信号はプッシュプルで前記ゲインコントロー
ル入力に入力されることを特徴とする自動利得制御装
置。
【請求項１５】請求項１から１４のいずれかに記載の
装置において、該自動利得制御装置は更に、前記検出器
手段の出力と直列に接続されたフィルタ手段を含むこと
を特徴とする自動利得制御装置。
【請求項１６】請求項１５に記載の装置において、前
記フィルタ手段がローパスフィルタであることを特徴と
する自動利得制御装置。