JPH0856130A - 複合形利得制御回路 - Google Patents
複合形利得制御回路Info
- Publication number
- JPH0856130A JPH0856130A JP21219394A JP21219394A JPH0856130A JP H0856130 A JPH0856130 A JP H0856130A JP 21219394 A JP21219394 A JP 21219394A JP 21219394 A JP21219394 A JP 21219394A JP H0856130 A JPH0856130 A JP H0856130A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain control
- gain
- agc
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 入力レベルが急変する信号に対して高速応答
することのできるＡＧＣ回路、及びレベル差の激しい複
数のバースト信号に対して高速応答することのできる複
合形のＡＧＣ回路を提供する。 【構成】 ＡＧＣ回路の構成として、可変利得回路ＧＣ
ｆと、レベル検知回路ＬＤＥＴとによって、高速で入力
信号Ｖｉｎのレベルの粗調整を行う直接制御形ＡＧＣ回
路を構成し、また、可変利得回路ＧＣｂと、利得制御回
路ＧＣＣと、入力レベルの守備範囲を限定する正方向電
圧リミッタＬＭｐ及び負方向電圧リミッタＬＭｍとで、
高速化フィードバック形ＡＧＣ回路を構成する。
することのできるＡＧＣ回路、及びレベル差の激しい複
数のバースト信号に対して高速応答することのできる複
合形のＡＧＣ回路を提供する。 【構成】 ＡＧＣ回路の構成として、可変利得回路ＧＣ
ｆと、レベル検知回路ＬＤＥＴとによって、高速で入力
信号Ｖｉｎのレベルの粗調整を行う直接制御形ＡＧＣ回
路を構成し、また、可変利得回路ＧＣｂと、利得制御回
路ＧＣＣと、入力レベルの守備範囲を限定する正方向電
圧リミッタＬＭｐ及び負方向電圧リミッタＬＭｍとで、
高速化フィードバック形ＡＧＣ回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、通信に用いる受信装置
の複合形利得制御回路に関するものである。
の複合形利得制御回路に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、特公平３
−４８７０９号公報（同期式パイロットＡＧＣ方式）等
の文献に開示されるものがあり、図２０に示すような一
つの連続信号に対応する自動利得制御（ＡＧＣ）回路が
一般的であった。
−４８７０９号公報（同期式パイロットＡＧＣ方式）等
の文献に開示されるものがあり、図２０に示すような一
つの連続信号に対応する自動利得制御（ＡＧＣ）回路が
一般的であった。
【０００３】従来のＡＧＣ回路の入出力特性例を図２１
に示す。ここで（Ａ）は従来のＡＧＣ回路の入出力説明
図、（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラ
フ図である。実線Ａ−Ｂ間はＡＧＣ動作に入らない領域
で、実線Ｂ−Ｄ間はＡＧＣ動作により定常出力レベルに
なった状態を示す。一方、点線Ｂ−Ｃ−Ｅの領域は正常
なＡＧＣ動作をしていない状態で、入力レベルが急に立
上がった過渡状態並びに入力レベルが高すぎてＡＧＣ回
路が飽和している状態を示している。
に示す。ここで（Ａ）は従来のＡＧＣ回路の入出力説明
図、（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラ
フ図である。実線Ａ−Ｂ間はＡＧＣ動作に入らない領域
で、実線Ｂ−Ｄ間はＡＧＣ動作により定常出力レベルに
なった状態を示す。一方、点線Ｂ−Ｃ−Ｅの領域は正常
なＡＧＣ動作をしていない状態で、入力レベルが急に立
上がった過渡状態並びに入力レベルが高すぎてＡＧＣ回
路が飽和している状態を示している。
【０００４】このような入出力特性を持ったＡＧＣ回路
の過渡的な入出力波形例を図２２及び図２３に示す。図
２２の例はステップ状にレベルが急変する場合、図２３
はレベルの異なるバースト信号の場合である。それぞれ
平均レベル変動のないアナログ交流信号または平衡ディ
ジタル信号の例である。
の過渡的な入出力波形例を図２２及び図２３に示す。図
２２の例はステップ状にレベルが急変する場合、図２３
はレベルの異なるバースト信号の場合である。それぞれ
平均レベル変動のないアナログ交流信号または平衡ディ
ジタル信号の例である。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなＡＧＣ回路を入力レベルが急変する信号に対応させ
るには、ＡＧＣ回路の時定数を小さくして応答速度を改
善する必要があった。また、応答速度を改善したＡＧＣ
回路であっても、図２２及び図２３に示すようにレベル
差の激しい入力信号に対しては、理想のＡＧＣ出力が得
られないという問題点があった。特に、レベルの高い信
号からレベルの低い信号に変化した場合には暫く何も受
信できないという問題点があった。
うなＡＧＣ回路を入力レベルが急変する信号に対応させ
るには、ＡＧＣ回路の時定数を小さくして応答速度を改
善する必要があった。また、応答速度を改善したＡＧＣ
回路であっても、図２２及び図２３に示すようにレベル
差の激しい入力信号に対しては、理想のＡＧＣ出力が得
られないという問題点があった。特に、レベルの高い信
号からレベルの低い信号に変化した場合には暫く何も受
信できないという問題点があった。
【０００６】本発明は、このような従来の問題点を解消
するためになされたもので、その目的とするところは、
第１に、入力レベルが急変する信号に対して高速応答す
ることのできるＡＧＣ回路を提供することにある。ま
た、第２に、レベル差の激しい複数のバースト信号に対
して高速応答することのできるＡＧＣ回路を提供するこ
とにある。
するためになされたもので、その目的とするところは、
第１に、入力レベルが急変する信号に対して高速応答す
ることのできるＡＧＣ回路を提供することにある。ま
た、第２に、レベル差の激しい複数のバースト信号に対
して高速応答することのできるＡＧＣ回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の複合形利得制御回路は、フィードバックル
ープを持たない直接制御形の利得制御機能とフィードバ
ック形の利得制御機能とを複合化したことを特徴として
いる。この直接制御形の利得制御機能には、信号成分有
無の検出機能を設けることができる。
め、本発明の複合形利得制御回路は、フィードバックル
ープを持たない直接制御形の利得制御機能とフィードバ
ック形の利得制御機能とを複合化したことを特徴として
いる。この直接制御形の利得制御機能には、信号成分有
無の検出機能を設けることができる。
【０００８】また、本発明の複合形利得制御回路は、直
接制御形の可変利得回路と入力レベルの守備範囲を限定
したフィードバック形の可変利得回路とを直列接続した
ことを特徴としている。この入力レベルの守備範囲を限
定する手段としては、利得制御用電圧の変化範囲を電圧
リミッタにより制限するとよい。また、前記直接制御形
の可変利得回路の出力側に、電圧リミッタやアナログス
イッチを設けることができる。
接制御形の可変利得回路と入力レベルの守備範囲を限定
したフィードバック形の可変利得回路とを直列接続した
ことを特徴としている。この入力レベルの守備範囲を限
定する手段としては、利得制御用電圧の変化範囲を電圧
リミッタにより制限するとよい。また、前記直接制御形
の可変利得回路の出力側に、電圧リミッタやアナログス
イッチを設けることができる。
【０００９】更に、本発明の複合形利得制御回路は、直
接制御形の利得制御機能とフィードバック形の利得制御
機能の可変利得回路とを共通化し、直接制御形の利得制
御回路出力とフィードバック形の利得制御回路出力とを
切り換える手段を設けたことを特徴としている。この直
接制御形の利得制御回路出力とフィードバック形の利得
制御回路出力とを切換える手段としては、アナログスイ
ッチを用いるとよい。
接制御形の利得制御機能とフィードバック形の利得制御
機能の可変利得回路とを共通化し、直接制御形の利得制
御回路出力とフィードバック形の利得制御回路出力とを
切り換える手段を設けたことを特徴としている。この直
接制御形の利得制御回路出力とフィードバック形の利得
制御回路出力とを切換える手段としては、アナログスイ
ッチを用いるとよい。
【００１０】以上整理すると、本発明は、利得制御回路
において、以下の構成を設けたことに特徴がある。 （１）高速で入力レベルの粗調整を行う直接制御形の自
動利得制御（ＡＧＣ）回路と入力レベルの守備範囲を限
定して高速化したフィードバック形のＡＧＣ回路とを直
列接続したこと。 この直接制御形のＡＧＣ回路の出力側に、電圧リミッ
タを設けたこと。 この直接制御形のＡＧＣ回路の出力側に、アナログス
イッチを設けたこと。 （２）前記直接制御形のＡＧＣ回路とフィードバック形
のＡＧＣ回路の可変利得回路とを共通化し、直接制御形
ＡＧＣ回路用利得制御回路出力とフィードバック形ＡＧ
Ｃ回路用利得制御回路出力とをアナログスイッチで切換
えたこと。 （３）無信号状態では必要以上にＡＧＣ利得を上げない
ようにする機能を備えたこと。
において、以下の構成を設けたことに特徴がある。 （１）高速で入力レベルの粗調整を行う直接制御形の自
動利得制御（ＡＧＣ）回路と入力レベルの守備範囲を限
定して高速化したフィードバック形のＡＧＣ回路とを直
列接続したこと。 この直接制御形のＡＧＣ回路の出力側に、電圧リミッ
タを設けたこと。 この直接制御形のＡＧＣ回路の出力側に、アナログス
イッチを設けたこと。 （２）前記直接制御形のＡＧＣ回路とフィードバック形
のＡＧＣ回路の可変利得回路とを共通化し、直接制御形
ＡＧＣ回路用利得制御回路出力とフィードバック形ＡＧ
Ｃ回路用利得制御回路出力とをアナログスイッチで切換
えたこと。 （３）無信号状態では必要以上にＡＧＣ利得を上げない
ようにする機能を備えたこと。
【００１１】
【作用】本発明によれば、高速で入力レベルの粗調整
を行う直接制御形のＡＧＣ回路と入力レベルの守備範囲
を限定して高速化したフィードバック形のＡＧＣ回路と
を直列接続したり、直接制御形のＡＧＣ回路とフィー
ドバック形のＡＧＣ回路の可変利得回路とを共通化し、
直接制御形ＡＧＣ回路用利得制御回路出力とフィードバ
ック形ＡＧＣ回路用利得制御回路出力とをアナログスイ
ッチで切り換えたりしているので、ＡＧＣ回路の高速化
が期待できる。特に、無信号状態では必要以上にＡＧＣ
利得を上げないようにする機能を有するので、無信号状
態からのＡＧＣ回路の立上がりの高速化が期待できる。
を行う直接制御形のＡＧＣ回路と入力レベルの守備範囲
を限定して高速化したフィードバック形のＡＧＣ回路と
を直列接続したり、直接制御形のＡＧＣ回路とフィー
ドバック形のＡＧＣ回路の可変利得回路とを共通化し、
直接制御形ＡＧＣ回路用利得制御回路出力とフィードバ
ック形ＡＧＣ回路用利得制御回路出力とをアナログスイ
ッチで切り換えたりしているので、ＡＧＣ回路の高速化
が期待できる。特に、無信号状態では必要以上にＡＧＣ
利得を上げないようにする機能を有するので、無信号状
態からのＡＧＣ回路の立上がりの高速化が期待できる。
【００１２】
【実施例】以下、本発明の自動利得制御（ＡＧＣ）回路
を図面の実施例に基づいて更に詳細に説明する。図１は
本発明の構成例であって、可変利得回路ＧＣｆと、レベ
ル検知回路ＬＤＥＴとによって、高速で入力信号Ｖｉｎ
のレベルの粗調整を行う直接制御形ＡＧＣ回路を構成
し、また、可変利得回路ＧＣｂと、利得制御回路ＧＣＣ
と、入力レベルの守備範囲を限定する正方向電圧リミッ
タＬＭｐ及び負方向電圧リミッタＬＭｍとで、高速化フ
ィードバック形ＡＧＣ回路を構成している。
を図面の実施例に基づいて更に詳細に説明する。図１は
本発明の構成例であって、可変利得回路ＧＣｆと、レベ
ル検知回路ＬＤＥＴとによって、高速で入力信号Ｖｉｎ
のレベルの粗調整を行う直接制御形ＡＧＣ回路を構成
し、また、可変利得回路ＧＣｂと、利得制御回路ＧＣＣ
と、入力レベルの守備範囲を限定する正方向電圧リミッ
タＬＭｐ及び負方向電圧リミッタＬＭｍとで、高速化フ
ィードバック形ＡＧＣ回路を構成している。
【００１３】図２乃至図４は、図１のレベル検知回路Ｌ
ＤＥＴの動作例で、図２は直接制御形ＡＧＣ回路の基本
的な構成図、図３は同じくレベル検知回路の入力波形
図、図４は同じくレベル検知回路の動作を示すフローチ
ャートである。図からも分かるように、入力レベルの変
化の検出と信号成分の有無の検出を期間（時間）Ｔで行
い、可変利得回路ＧＣｆの利得を制御する信号Ｖｃｏｎ
ｔｆを発生する様子を示している。
ＤＥＴの動作例で、図２は直接制御形ＡＧＣ回路の基本
的な構成図、図３は同じくレベル検知回路の入力波形
図、図４は同じくレベル検知回路の動作を示すフローチ
ャートである。図からも分かるように、入力レベルの変
化の検出と信号成分の有無の検出を期間（時間）Ｔで行
い、可変利得回路ＧＣｆの利得を制御する信号Ｖｃｏｎ
ｔｆを発生する様子を示している。
【００１４】図５及び図６は、図１の高速化フィードバ
ック形ＡＧＣ回路、即ち、可変利得回路ＧＣｂ、利得制
御回路ＧＣＣ、正方向電圧リミッタＬＭｐ、負方向電圧
リミッタＬＭｍの動作説明図で、図５は基本的な構成
例、図６の（Ａ）は利得制御信号Ｖｃｏｎｔｂ対出力信
号Ｖｏｕｔ特性、（Ｂ）は利得制御回路ＧＣｂの入力信
号Ｖｉｎｔ対出力信号Ｖｏｕｔ特性、（Ｃ）は利得制御
回路ＧＣｂの入力信号Ｖｉｎｔ対ＡＧＣ回路の利得特性
（Ｇ特性）、（Ｄ）は利得制御回路ＧＣｂの入力信号Ｖ
ｉｎｔ対利得制御信号Ｖｃｏｎｔｂ特性を示している。
ック形ＡＧＣ回路、即ち、可変利得回路ＧＣｂ、利得制
御回路ＧＣＣ、正方向電圧リミッタＬＭｐ、負方向電圧
リミッタＬＭｍの動作説明図で、図５は基本的な構成
例、図６の（Ａ）は利得制御信号Ｖｃｏｎｔｂ対出力信
号Ｖｏｕｔ特性、（Ｂ）は利得制御回路ＧＣｂの入力信
号Ｖｉｎｔ対出力信号Ｖｏｕｔ特性、（Ｃ）は利得制御
回路ＧＣｂの入力信号Ｖｉｎｔ対ＡＧＣ回路の利得特性
（Ｇ特性）、（Ｄ）は利得制御回路ＧＣｂの入力信号Ｖ
ｉｎｔ対利得制御信号Ｖｃｏｎｔｂ特性を示している。
【００１５】利得制御回路ＧＣＣの利得制御信号Ｖｃｏ
ｎｔｂ対出力信号Ｖｏｕｔ特性は、図６（Ａ）に示すよ
うに利得制御信号Ｖｃｏｎｔｂが大きくなると出力信号
Ｖｏｕｔも大きくなると仮定して説明する。
ｎｔｂ対出力信号Ｖｏｕｔ特性は、図６（Ａ）に示すよ
うに利得制御信号Ｖｃｏｎｔｂが大きくなると出力信号
Ｖｏｕｔも大きくなると仮定して説明する。
【００１６】ａの領域は、入力信号Ｖｉｎｔが小さく利
得制御回路ＧＣＣの利得制御信号Ｖｃｏｎｔ出力が大き
くなって可変利得回路ＧＣｂの利得Ｇを上げる領域であ
るが、正方向電圧リミッタＬＭｐにより利得制御回路Ｇ
ＣＣの利得制御信号Ｖｃｏｎｔｂ出力は電圧Ｖｃｏｎｔ
ｐにクランプされ、利得Ｇは一定になっている。
得制御回路ＧＣＣの利得制御信号Ｖｃｏｎｔ出力が大き
くなって可変利得回路ＧＣｂの利得Ｇを上げる領域であ
るが、正方向電圧リミッタＬＭｐにより利得制御回路Ｇ
ＣＣの利得制御信号Ｖｃｏｎｔｂ出力は電圧Ｖｃｏｎｔ
ｐにクランプされ、利得Ｇは一定になっている。
【００１７】ｂの領域は、入力信号Ｖｉｎｔが変化して
も出力信号Ｖｏｕｔが一定になるＡＧＣ動作領域であ
る。
も出力信号Ｖｏｕｔが一定になるＡＧＣ動作領域であ
る。
【００１８】ｃの領域はａの領域とは逆に利得制御回路
ＧＣＣの利得制御信号Ｖｃｏｎｔｂ出力が小さくなって
可変利得回路ＧＣｂの利得Ｇを下げる領域であるが、負
方向電圧リミッタＬＭｍにより利得制御回路ＧＣＣの出
力は電圧Ｖｃｏｎｔｍにクランプされ、利得Ｇは一定に
なっている。
ＧＣＣの利得制御信号Ｖｃｏｎｔｂ出力が小さくなって
可変利得回路ＧＣｂの利得Ｇを下げる領域であるが、負
方向電圧リミッタＬＭｍにより利得制御回路ＧＣＣの出
力は電圧Ｖｃｏｎｔｍにクランプされ、利得Ｇは一定に
なっている。
【００１９】ｄの領域は可変利得回路ＧＣｂが飽和する
領域で、入力信号Ｖｉｎｔが増加しても出力信号Ｖｏｕ
ｔが増加しない領域である。
領域で、入力信号Ｖｉｎｔが増加しても出力信号Ｖｏｕ
ｔが増加しない領域である。
【００２０】図７及び図８は、図１に示すＡＧＣ回路の
動作を示す入出力波形図（その１及びその２）で、平均
レベル変動のないレベルの異なるバースト信号を入力と
した場合で、それぞれ、入力信号Ｖｉｎ、可変利得回路
ＧＣｆの利得ＧＣｆＧ、可変利得回路ＧＣｆの出力信号
Ｖｉｎｔ、可変利得回路ＧＣｂの利得ＧＣｂＧ、出力信
号Ｖｏｕｔを合わせて示し、プリアンブルＰＡ期間の前
縁で利得調整を完了する様子を示している。なお、ＤＡ
ＴＡはデータ期間である。
動作を示す入出力波形図（その１及びその２）で、平均
レベル変動のないレベルの異なるバースト信号を入力と
した場合で、それぞれ、入力信号Ｖｉｎ、可変利得回路
ＧＣｆの利得ＧＣｆＧ、可変利得回路ＧＣｆの出力信号
Ｖｉｎｔ、可変利得回路ＧＣｂの利得ＧＣｂＧ、出力信
号Ｖｏｕｔを合わせて示し、プリアンブルＰＡ期間の前
縁で利得調整を完了する様子を示している。なお、ＤＡ
ＴＡはデータ期間である。
【００２１】図９は図１の電圧リミッタＬＭ及び利得制
御回路ＧＣＣの構成例で、ＬＭはダイオードＤを用いた
リミッタ（ＬＭｐは正方向電圧リミッタ、ＬＭｍは負方
向電圧リミッタ）である。利得制御回路ＧＣＣは、自動
利得制御（ＡＧＣ）回路用の基準信号を取り出すバンド
パスフィルタＢＰＦと、その信号を検波する検波器ＤＥ
Ｔと、検波信号を平滑するローパスフィルタＬＰＦと、
ローパスフィルタ出力ＬＰＦと基準電圧Ｖｒとを比較す
る比較増幅器ＤＡとで構成されている。リミッタＬＭと
して演算増幅器とダイオードを用いた理想ダイオード回
路を用いても良い。
御回路ＧＣＣの構成例で、ＬＭはダイオードＤを用いた
リミッタ（ＬＭｐは正方向電圧リミッタ、ＬＭｍは負方
向電圧リミッタ）である。利得制御回路ＧＣＣは、自動
利得制御（ＡＧＣ）回路用の基準信号を取り出すバンド
パスフィルタＢＰＦと、その信号を検波する検波器ＤＥ
Ｔと、検波信号を平滑するローパスフィルタＬＰＦと、
ローパスフィルタ出力ＬＰＦと基準電圧Ｖｒとを比較す
る比較増幅器ＤＡとで構成されている。リミッタＬＭと
して演算増幅器とダイオードを用いた理想ダイオード回
路を用いても良い。
【００２２】図１０は本発明の他の構成例であって、図
１の可変利得回路ＧＣｆの出力側に電圧リミッタＬＭｐ
１、ＬＭｍ１を追加し、入力信号Ｖｉｎのレベルが高い
場合に可変利得回路ＧＣｂの入力信号Ｖｉｎｔが可変利
得回路ＧＣｂの利得調整範囲の上限を越えないようにし
たものである。
１の可変利得回路ＧＣｆの出力側に電圧リミッタＬＭｐ
１、ＬＭｍ１を追加し、入力信号Ｖｉｎのレベルが高い
場合に可変利得回路ＧＣｂの入力信号Ｖｉｎｔが可変利
得回路ＧＣｂの利得調整範囲の上限を越えないようにし
たものである。
【００２３】図１１は図１０に示すＡＧＣ回路の動作波
形図（その１）で、図８に示す図１の利得制御回路の動
作波形図に相当する。図８の場合Ａ点にトランジェント
が発生しているが、図１１の場合は追加した電圧リミッ
タの効果によりＡ点にトランジェントが発生していな
い。
形図（その１）で、図８に示す図１の利得制御回路の動
作波形図に相当する。図８の場合Ａ点にトランジェント
が発生しているが、図１１の場合は追加した電圧リミッ
タの効果によりＡ点にトランジェントが発生していな
い。
【００２４】図１２は図１０に示すＡＧＣ回路の動作波
形図（その２）で、平均レベル変動のないステップ状に
レベルが急変する入力信号の場合で、それぞれ、入力信
号Ｖｉｎ、可変利得回路ＧＣｆの利得ＧＣｆＧ、可変利
得回路ＧＣｆの無負荷出力信号ＧＣｆｏｕｔ、可変利得
回路ＧＣｂ入力信号Ｖｉｎｔ、可変利得回路ＧＣｂの利
得ＧＣｂＧ、出力信号Ｖｏｕｔを合わせて示している。
形図（その２）で、平均レベル変動のないステップ状に
レベルが急変する入力信号の場合で、それぞれ、入力信
号Ｖｉｎ、可変利得回路ＧＣｆの利得ＧＣｆＧ、可変利
得回路ＧＣｆの無負荷出力信号ＧＣｆｏｕｔ、可変利得
回路ＧＣｂ入力信号Ｖｉｎｔ、可変利得回路ＧＣｂの利
得ＧＣｂＧ、出力信号Ｖｏｕｔを合わせて示している。
【００２５】図１３及び図１４は本発明の更に他の構成
例で、図１３はＡＧＣ回路の構成図、図１４はその動作
を示すフローチャートである。この構成例は図５の可変
利得回路ＧＣｆの出力側にアナログスイッチＡＳＷを追
加し、利得調整に伴うトランジェントを取り除くように
したものである。
例で、図１３はＡＧＣ回路の構成図、図１４はその動作
を示すフローチャートである。この構成例は図５の可変
利得回路ＧＣｆの出力側にアナログスイッチＡＳＷを追
加し、利得調整に伴うトランジェントを取り除くように
したものである。
【００２６】図１５は図１３に示すＡＧＣ回路の動作例
で、平均レベル変動のないレベルの異なるバースト信号
を入力とした場合で、それぞれ、入力信号Ｖｉｎ、無負
荷出力信号ＧＣｆｏｕｔ、アナログスイッチＡＳＷのＯ
Ｎ／ＯＦＦ、可変利得回路ＧＣｂの入力信号Ｖｉｎｔ、
出力信号Ｖｏｕｔを合わせて示し、プリアンブルＰＡ期
間の前縁で利得調整を完了する様子を示している。
で、平均レベル変動のないレベルの異なるバースト信号
を入力とした場合で、それぞれ、入力信号Ｖｉｎ、無負
荷出力信号ＧＣｆｏｕｔ、アナログスイッチＡＳＷのＯ
Ｎ／ＯＦＦ、可変利得回路ＧＣｂの入力信号Ｖｉｎｔ、
出力信号Ｖｏｕｔを合わせて示し、プリアンブルＰＡ期
間の前縁で利得調整を完了する様子を示している。
【００２７】図１６及び図１７は本発明の更に他の構成
例であって、図１６はＡＧＣ回路の構成図、図１７はそ
の動作を示すフローチャートである。直接制御形のＡＧ
Ｃ回路とフィードバック形のＡＧＣ回路の可変利得回路
ＧＣを共通化し、直接制御形ＡＧＣ回路用利得制御回路
ＬＤＥＴ出力とフィードバック形ＡＧＣ回路用利得制御
回路ＧＣＣ出力とを、アナログスイッチＡＳＷで切り換
えるようにしたものである。可変利得回路ＧＣの利得制
御信号Ｖｃｏｎｔの入力にはコンデンサＣがあり、レベ
ル検知回路ＬＤＥＴの出力から利得制御回路ＧＣＣの出
力への切り換え時点の利得変化の連続性を確保してい
る。
例であって、図１６はＡＧＣ回路の構成図、図１７はそ
の動作を示すフローチャートである。直接制御形のＡＧ
Ｃ回路とフィードバック形のＡＧＣ回路の可変利得回路
ＧＣを共通化し、直接制御形ＡＧＣ回路用利得制御回路
ＬＤＥＴ出力とフィードバック形ＡＧＣ回路用利得制御
回路ＧＣＣ出力とを、アナログスイッチＡＳＷで切り換
えるようにしたものである。可変利得回路ＧＣの利得制
御信号Ｖｃｏｎｔの入力にはコンデンサＣがあり、レベ
ル検知回路ＬＤＥＴの出力から利得制御回路ＧＣＣの出
力への切り換え時点の利得変化の連続性を確保してい
る。
【００２８】図１８は図１６に示すＡＧＣ回路の動作波
形図（その１）で、平均レベル変動のないレベルの異な
るバースト信号を入力とした場合で、それぞれ、入力信
号Ｖｉｎ、レベル検知回路ＬＤＥＴ、利得制御回路ＧＣ
Ｃ、アナログスイッチＡＳＷ、出力信号Ｖｏｕｔの関係
を示し、プリアンブルＰＡ期間の前縁で利得調整を完了
する様子を示している。
形図（その１）で、平均レベル変動のないレベルの異な
るバースト信号を入力とした場合で、それぞれ、入力信
号Ｖｉｎ、レベル検知回路ＬＤＥＴ、利得制御回路ＧＣ
Ｃ、アナログスイッチＡＳＷ、出力信号Ｖｏｕｔの関係
を示し、プリアンブルＰＡ期間の前縁で利得調整を完了
する様子を示している。
【００２９】図１９は図１６に示すＡＧＣ回路の動作波
形図（その２）で、平均レベル変動のないステップ状に
レベルが急変する入力信号の場合で、それぞれ、入力信
号Ｖｉｎ、レベル検知回路ＬＤＥＴ、利得制御回路ＧＣ
Ｃ、アナログスイッチＡＳＷ、出力信号Ｖｏｕｔを合わ
せて示している。
形図（その２）で、平均レベル変動のないステップ状に
レベルが急変する入力信号の場合で、それぞれ、入力信
号Ｖｉｎ、レベル検知回路ＬＤＥＴ、利得制御回路ＧＣ
Ｃ、アナログスイッチＡＳＷ、出力信号Ｖｏｕｔを合わ
せて示している。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、高速で入力レベルの粗調整を行う直接制御形の
ＡＧＣ回路と入力レベルの守備範囲を限定して高速化し
たフィードバック形のＡＧＣ回路を直列接続したり、
直接制御形のＡＧＣ回路とフィードバック形のＡＧＣ回
路の可変利得回路を共通化し、直接制御形ＡＧＣ回路用
利得制御回路出力とフィードバック形ＡＧＣ回路用利得
制御回路出力をアナログスイッチで切り換えたりしてい
るので、ＡＧＣ回路の高速化が期待できる。特に無信号
状態では必要以上にＡＧＣ利得を上げないようにする機
能を有するので、無信号状態からのＡＧＣ回路の立上が
りの高速化が期待できる。
れば、高速で入力レベルの粗調整を行う直接制御形の
ＡＧＣ回路と入力レベルの守備範囲を限定して高速化し
たフィードバック形のＡＧＣ回路を直列接続したり、
直接制御形のＡＧＣ回路とフィードバック形のＡＧＣ回
路の可変利得回路を共通化し、直接制御形ＡＧＣ回路用
利得制御回路出力とフィードバック形ＡＧＣ回路用利得
制御回路出力をアナログスイッチで切り換えたりしてい
るので、ＡＧＣ回路の高速化が期待できる。特に無信号
状態では必要以上にＡＧＣ利得を上げないようにする機
能を有するので、無信号状態からのＡＧＣ回路の立上が
りの高速化が期待できる。
【図１】本発明のＡＧＣ回路の構成図である。
【図２】図１の直接制御形ＡＧＣ回路の基本的な構成図
である。
である。
【図３】同じくレベル検知回路の入力波形図である。
【図４】同じくレベル検知回路の動作を示すフローチャ
ートである。
ートである。
【図５】図１の高速化フィードバック形ＡＧＣ回路の基
本的な構成図である。
本的な構成図である。
【図６】図１の高速化フィードバック形ＡＧＣ回路の動
作説明図で、（Ａ）は利得制御信号Ｖｃｏｎｔｂ対出力
信号Ｖｏｕｔ特性を示すグラフ図、（Ｂ）は入力信号Ｖ
ｉｎｔ対出力信号Ｖｏｕｔ特性を示すグラフ図、（Ｃ）
は入力信号Ｖｉｎｔ対ＡＧＣ回路のＧ特性（利得特性）
を示すグラフ図、（Ｄ）は入力信号Ｖｉｎｔ対利得制御
信号Ｖｃｏｎｔｂ特性を示すグラフ図である。
作説明図で、（Ａ）は利得制御信号Ｖｃｏｎｔｂ対出力
信号Ｖｏｕｔ特性を示すグラフ図、（Ｂ）は入力信号Ｖ
ｉｎｔ対出力信号Ｖｏｕｔ特性を示すグラフ図、（Ｃ）
は入力信号Ｖｉｎｔ対ＡＧＣ回路のＧ特性（利得特性）
を示すグラフ図、（Ｄ）は入力信号Ｖｉｎｔ対利得制御
信号Ｖｃｏｎｔｂ特性を示すグラフ図である。
【図７】図１に示すＡＧＣ回路の動作を示す入出力波形
図（その１）である。
図（その１）である。
【図８】同じく図１に示すＡＧＣ回路の動作を示す入出
力波形図（その２）である。
力波形図（その２）である。
【図９】図１の電圧リミッタＬＭ及び利得制御回路ＧＣ
Ｃの構成図である。
Ｃの構成図である。
【図１０】本発明のＡＧＣ回路の他の例を示す構成図で
ある。
ある。
【図１１】図１０に示すＡＧＣ回路の動作を示す入出力
波形図（その１）である。
波形図（その１）である。
【図１２】同じく図１０に示すＡＧＣ回路の動作を示す
入出力波形図（その２）である。
入出力波形図（その２）である。
【図１３】本発明のＡＧＣ回路の更に他の例を示す構成
図である。
図である。
【図１４】同じくその動作を示すフローチャートであ
る。
る。
【図１５】図１３に示すＡＧＣ回路の動作を示す入出力
波形図である。
波形図である。
【図１６】本発明のＡＧＣ回路の更に他の例を示す構成
図である。
図である。
【図１７】同じくその動作を示すフローチャートであ
る。
る。
【図１８】図１６に示すＡＧＣ回路の動作を示す入出力
波形図（その１）である。
波形図（その１）である。
【図１９】図１６に示すＡＧＣ回路の動作を示す入出力
波形図（その２）である。
波形図（その２）である。
【図２０】従来の自動利得制御（ＡＧＣ）回路の構成図
である。
である。
【図２１】（Ａ）は従来のＡＧＣ回路の入出力説明図、
（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラフ図
である。
（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラフ図
である。
【図２２】図２０に示すＡＧＣ回路の入出力波形図（ス
テップ状にレベルが急変する場合）である。
テップ状にレベルが急変する場合）である。
【図２３】図２０に示すＡＧＣ回路の入出力波形図（レ
ベルの異なるバースト信号の場合）である。
ベルの異なるバースト信号の場合）である。
ＧＣｆ，ＧＣｂ 可変利得回路 ＬＤＥＴ レベル検知回路 ＧＣＣ 利得制御回路 Ｒ 抵抗 ＬＭｐ 正方向電圧リミッタ ＬＭｍ 負方向電圧リミッタ Ｖｉｎ 入力信号 Ｖｉｎｔ ＧＣｆ出力信号（ＧＣｂ入力信号） Ｖｏｕｔ 出力信号 Ｖｃｏｎｔｆ，Ｖｃｏｎｔｂ 利得制御信号 Ｖｏｓ ＡＧＣ回路飽和出力レベル Ｖｏａ ＡＧＣ回路定常出力レベル Ｄ ダイオード ＤＥＴ 検波器 Ｖｒ，Ｖｒｈｎ，Ｖｒｌｎ 基準電圧 ＤＡ 比較増幅器 ＬＰＦ ローパスフィルタ ＢＰＦ バンドパスフィルタ ＡＳＷ アナログスイッチ ＳＣＯＮＴ アナログスイッチ制御回路 Ｃ コンデンサ ＡＧＣ 自動利得制御回路（ＡＧＣ回路） Ｇ ＡＧＣ回路の利得（Ｖｏｕｔ／Ｖｉｎ）
Claims (8)
- 【請求項１】 フィードバックループを持たない直接制
御形の利得制御機能とフィードバック形の利得制御機能
とを複合化したことを特徴とする複合形利得制御回路。 - 【請求項２】 前記直接制御形の利得制御機能に、信号
成分有無の検出機能を設けたことを特徴とする請求項１
記載の複合形利得制御回路。 - 【請求項３】 直接制御形の可変利得回路と入力レベル
の守備範囲を限定したフィードバック形の可変利得回路
とを直列接続したことを特徴とする複合形利得制御回
路。 - 【請求項４】 前記入力レベルの守備範囲を限定する手
段として、利得制御用電圧の変化範囲を電圧リミッタに
より制限したことを特徴とする請求項３記載の複合形利
得制御回路。 - 【請求項５】 前記直接制御形の可変利得回路の出力側
に電圧リミッタを設けたことを特徴とする請求項３記載
の複合形利得制御回路。 - 【請求項６】 前記直接制御形の可変利得回路の出力側
にアナログスイッチを設けたことを特徴とする請求項３
記載の複合形利得制御回路。 - 【請求項７】 直接制御形の利得制御機能とフィードバ
ック形の利得制御機能の可変利得回路とを共通化し、直
接制御形の利得制御回路出力とフィードバック形の利得
制御回路出力とを切り換える手段を設けたことを特徴と
する複合形利得制御回路。 - 【請求項８】 前記直接制御形の利得制御回路出力とフ
ィードバック形の利得制御回路出力とを切換える手段と
して、アナログスイッチを用いたことを特徴とする請求
項７記載の複合形利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21219394A JPH0856130A (ja) | 1994-08-12 | 1994-08-12 | 複合形利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21219394A JPH0856130A (ja) | 1994-08-12 | 1994-08-12 | 複合形利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856130A true JPH0856130A (ja) | 1996-02-27 |
Family
ID=16618471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21219394A Pending JPH0856130A (ja) | 1994-08-12 | 1994-08-12 | 複合形利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856130A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1089429A2 (en) * | 1999-09-29 | 2001-04-04 | Toshiba Corporation | Automatic gain control circuit and receiver having the same |
| JP2003060458A (ja) * | 2001-08-10 | 2003-02-28 | Fujitsu Ltd | アナログ制御方法、アナログ制御装置、及びａｇｃ |
| JP2006524474A (ja) * | 2003-04-22 | 2006-10-26 | レイセオン・カンパニー | 無線周波リミッタ回路 |
| JP2007266853A (ja) * | 2006-03-28 | 2007-10-11 | Japan Radio Co Ltd | 自動利得制御装置 |
| JP2012191289A (ja) * | 2011-03-09 | 2012-10-04 | Nec Engineering Ltd | 受信装置及び利得制御方法 |
-
1994
- 1994-08-12 JP JP21219394A patent/JPH0856130A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1089429A2 (en) * | 1999-09-29 | 2001-04-04 | Toshiba Corporation | Automatic gain control circuit and receiver having the same |
| EP1089429A3 (en) * | 1999-09-29 | 2003-11-19 | Toshiba Corporation | Automatic gain control circuit and receiver having the same |
| JP2003060458A (ja) * | 2001-08-10 | 2003-02-28 | Fujitsu Ltd | アナログ制御方法、アナログ制御装置、及びａｇｃ |
| JP2006524474A (ja) * | 2003-04-22 | 2006-10-26 | レイセオン・カンパニー | 無線周波リミッタ回路 |
| JP2007266853A (ja) * | 2006-03-28 | 2007-10-11 | Japan Radio Co Ltd | 自動利得制御装置 |
| JP2012191289A (ja) * | 2011-03-09 | 2012-10-04 | Nec Engineering Ltd | 受信装置及び利得制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6556685B1 (en) | Companding noise reduction system with simultaneous encode and decode | |
| JP4027822B2 (ja) | Ａｇｃ回路 | |
| US7595692B2 (en) | Automatic gain control circuit | |
| EP1148637B1 (en) | Level adjustment circuit | |
| US20110150237A1 (en) | Signal processing device and signal processing method | |
| US8194887B2 (en) | System and method for dynamic bass frequency control in association with a dynamic low frequency control circuit having compression control | |
| JPH0856130A (ja) | 複合形利得制御回路 | |
| JP4299416B2 (ja) | ピーク検波式ａｇｃ回路 | |
| JPH0856132A (ja) | 並列形利得制御回路 | |
| JP2002135214A (ja) | 光受信器 | |
| JP2826335B2 (ja) | 線路等化装置 | |
| JP3187261B2 (ja) | フィルタ回路 | |
| JP2006080810A (ja) | Ａｇｃ回路 | |
| JPH04343508A (ja) | デジタルオートゲインコントローラ | |
| JP2737542B2 (ja) | レベル制御増幅器 | |
| JPH0550567U (ja) | 入力回路 | |
| JPS6257323A (ja) | スケルチ回路 | |
| JPH0467807B2 (ja) | ||
| JPH0234217B2 (ja) | ||
| JPS62269428A (ja) | Ａｇｃ回路 | |
| JPH04292019A (ja) | Ｆｍ受信機のスケルチ回路 | |
| JPH0519843B2 (ja) | ||
| JPH01126031A (ja) | 光受信回路 | |
| JPH07273575A (ja) | 伝送路損失補償回路 | |
| JPS6080305A (ja) | 音声信号処理回路 |