JP2006080810A - Agc回路 - Google Patents
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Abstract
【課題】 AGC機能部をそれぞれ含む複数の信号系を有する装置について、検波用の容量を必要とせず、かつ検波回路も共用することによって、部品点数の削減と回路規模の縮小化を可能とする。
【解決手段】 検波回路15を第1の信号系の利得制御増幅回路1と第2の信号系の利得制御増幅回路2とで共用する。スイッチ56,57を切り換えることによって、第1の信号系でAGC動作をさせる状態と第2の信号系でAGC動作をさせる状態とを切り換える。検波回路15は、利得制御増幅器の出力を整流する全波整流回路と、全波整流回路の出力を所定の閾値電圧と比較する比較器と、比較器の出力でカウント方向を切り換えるアップダウンカウンタと、アップダウンカウンタの出力を直流電圧に変換するD/A変換回路とで構成する。アップダウンカウンタは、アップカウントクロックとダウンカウントクロックを周波数独立して設定する。
【選択図】 図1
【解決手段】 検波回路15を第1の信号系の利得制御増幅回路1と第2の信号系の利得制御増幅回路2とで共用する。スイッチ56,57を切り換えることによって、第1の信号系でAGC動作をさせる状態と第2の信号系でAGC動作をさせる状態とを切り換える。検波回路15は、利得制御増幅器の出力を整流する全波整流回路と、全波整流回路の出力を所定の閾値電圧と比較する比較器と、比較器の出力でカウント方向を切り換えるアップダウンカウンタと、アップダウンカウンタの出力を直流電圧に変換するD/A変換回路とで構成する。アップダウンカウンタは、アップカウントクロックとダウンカウントクロックを周波数独立して設定する。
【選択図】 図1
Description
本発明は、信号のレベルを安定させるAGC回路に関するものである。
近年、ノートPC(ノート型パーソナルコンピュータ)、DVC(デジタル・ビデオ・カメラ)、DSC(デジタル・スチル・カメラ)、PDA(パーソナル・デジタル・アシスタンツ)、携帯電話等の情報端末機器では出力波形の歪を軽減させる目的や、入力信号あるいは出力した信号を安定させるためにAGC(Auto Gain Control)回路がよく使用されている。その応用範囲は広く、オーディオ分野などで使用する場合、録音系のAGC回路や再生系のAGC回路として使用したり、あるいは受信(チューナ)分野などでは受信状態によっては電波の強弱の差が大きいため、安定して受信できるように受信する用途別にAGC回路を使用したりするなど、複数の信号処理系(以下、信号系と言う)にAGC回路を使用している。
しかしながら、一般的にAGC回路の構成は、利得が可変の増幅器と上記増幅器の出力信号を受け、そのレベルに応じて上記増幅器の利得を制御するための信号を出力する検波回路とで構成されており、検波回路で入力信号を平滑するために容量をつける必要がある。特に、複数の信号系についてそれぞれAGC回路を使用する場合、その信号系と同数の容量が必要である。これらの容量値は一般に半導体集積回路などでは内蔵不可能な大きさであることが多く、外付け部品が増えるとともに面積の増大、またコストの増大に繋がるといった短所を有している。
そこで、検波回路で平滑するための容量を兼用する技術が提案されている(例えば、特許文献1参照)。
図3は上記特許文献1に記載された従来のAGC回路の構成を示す。また、図4は上記特許文献1に記載された従来のAGC回路の各部の出力波形を示す。
図3において、符号101は第1の信号入力端子を示し、符号Vaは第1の信号入力端子101から入力される第1の入力信号を示し、符号1は利得制御信号により制御される利得に応じて第1の入力信号Vaを増幅または減衰する第1の利得可変増幅回路を示し、符号102は第1の利得可変増幅回路1の第1の信号出力端子を示し、符号Vbは第1の信号出力端子102から出力される第1の出力信号を示し、符号11は第1の出力信号Vbを検波する第1の検波回路を示す。
符号121は第2の信号入力端子を示し、符号Veは第2の信号入力端子121から入力される第2の入力信号を示し、符号2は利得制御信号により制御される利得に応じて入力信号を増幅または減衰する第2の利得可変増幅回路を示し、符号122は第2の利得可変増幅回路2の第2の信号出力端子を示し、符号Vfは第2の信号出力端子122から出力される第2の出力信号を示し、符号12は第2の出力信号Vfを検波する第2の検波回路を示す。
符号31および32は第1の検波回路11あるいは第2の検波回路12で検波された信号を平滑(積分)するための抵抗と容量をそれぞれ示し、符号51は上記の抵抗31と容量32とで平滑された利得制御信号を第1の利得可変増幅回路1へ入力するか、第2の利得可変増幅回路2へ入力するかを選択するスイッチを示す。
以上のように構成されたAGC回路について、以下その動作を説明する。検波回路としては様々な形態があるが、ここでは全波整流型の検波回路を例に説明する。
第1の信号入力端子101から入力された第1の入力信号Vaは第1の利得可変増幅回路1により増幅または減衰され第1の信号出力端子102から第1の出力信号Vbとして出力される(以下、「第1の信号系」と呼ぶ)。図4(a)に示す第1の出力信号Vbが第1の検波回路11へ入力され、第1の検波回路11で全波整流され図4(b)に示す波形となり、上記図4(b)の波形が所定のレベルより大きいと第1の検波回路11が抵抗31と容量32で構成される平滑回路へ信号を出力する。所定のレベルは任意に設定可能である。上記図4(b)の波形が抵抗31および容量32で構成される平滑回路へ入力され、図4(c)に示す波形となる。
第1の信号系が動作中はスイッチ51はA側に接続されており、図4(c)に示す直流電圧が利得制御信号となり、上記利得制御信号により制御される利得に応じて、第1の利得可変増幅回路1が第1の入力信号Vaを増幅または減衰する。
図4(d)はAGC機能が働いた場合の入出力特性図で、上記第1の出力信号Vbが図4(d)に示すVout以上のレベルになるとAGC機能が働く。AGC機能が働くと、第1の出力信号VbはVoutのレベルでほぼ一定に保たれる。横軸、縦軸は対数で表示されている。
つぎに、第2の入力端子121から入力された第2の入力信号Veが第2の利得可変増幅回路2により増幅または減衰され、第2の出力端子122から第2の出力信号Vfとして出力される系(以下、「第2の信号系」と呼ぶ)についても、第1の信号系と同様である。そして、第2の出力信号Vfを検波する第2の検波回路12と抵抗31および容量32で構成される平滑回路とともにAGC機能が実現され、スイッチ51がB側に接続されると第2の信号系において、第1の信号系と同様にAGC機能が働く。
このように、第1の信号系と第2の信号系のそれぞれのAGC回路のフィードバックのループをスイッチ51で切り換え、抵抗31および容量32を共用することによって部品点数を減らすことが可能となる。また、信号系はさらに複数あってもよい。
実開平1−015483号公報
しかしながら、近年、特に情報端末分野などではますます小型化、低消費電力化、コストダウンの要望が強まり、部品点数の削減や回路規模の縮小化が必須となってきているが、上記従来の構成では部品点数の削減には効果があるが回路規模の縮小化には効果がほとんどない。
特に複数の信号系が存在する場合、例えばN個のAGC回路を含む信号系がある場合、通常N個の平滑用容量が必要となるところが、上記従来の構成では1個で済む。しかし、その平滑用の容量自体が大きいので1個でも面積やコストの問題となることがある。
また、容量を共用するだけであり、AGC回路そのものは検波回路を含めN個必要となり、回路規模が改善されるとは言えなかった。
N個の信号系でN個のAGC回路がそれぞれ必要な理由は、一般的にはそれぞれの信号系でのAGC機能の特性が異なるからである。例えば、AGC機能が働きだす入力信号レベル(検波レベル)や、高レベルの信号が入力されAGC機能が働いた後、定常状態になるまでの時間(アタック時間)、あるいは高レベルの信号が入力された状態で信号が途切れ、AGC機能が解除された時に定常状態になるまでの時間(リカバリ時間)、などの設定がそれぞれ異なるためである。
本発明の目的は、上記従来の課題を解決するもので、AGC機能部をそれぞれ含む複数の信号系を有する装置について、検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化を可能とするAGC回路を提供することである。
本発明の他の目的は、平滑用の容量を必要としないAGC回路を提供することである。
上記課題を解決するため、本発明のAGC回路は、第1の入力信号を入力する第1の入力端子と、第1の入力信号を利得制御信号に応じた増幅率で増幅する第1の利得可変増幅回路と、第1の利得可変増幅回路の出力信号を出力する第1の出力端子とを有する第1の信号系と、第2の入力信号を入力する第2の入力端子と、第2の入力信号を利得制御信号に応じた増幅率で増幅する第2の利得可変増幅回路と、第2の利得可変増幅回路の出力信号を出力する第2の出力端子とを有する第2の信号系と、第1の利得可変増幅回路の出力信号と第2の利得可変増幅回路の出力信号とを入力して何れか一方を選択的に出力する第1のスイッチと、第1のスイッチが選択した出力信号を検波する検波回路と、検波回路の出力信号を利得制御信号として入力し、利得制御信号を第1の利得可変増幅回路と第2の利得可変増幅回路の何れか一方へ選択的に出力する第2のスイッチと、検波回路の時定数を第1の信号系と第2の信号系にそれぞれ適した値に切り換える時定数切り換え回路と、第1の信号系と第2の信号系とを切り換える切り換え制御信号を入力する制御信号入力端子とを備えている。そして、切り換え制御信号に応じて第1のスイッチと第2のスイッチを切り換え、かつ切り換え制御信号によって検波回路の時定数を切り換えるようにしている。
本構成によって、複数の信号系に対して1つの検波回路を共用することが可能となり、またそれぞれの信号系に対して、時定数の切り換えによって、アタック時間、リカバリ時間等を任意に設定可能となる。
なお、上記の説明では、信号系は、第1および第2の信号系の2つであったが、3つ以上の複数の信号系で検波回路を共用するようにしてもよい。
また、各信号系におけるAGC動作の時定数を各信号系について個別に設定可能であることが好ましい。
上記の検波回路は平滑用容量を必要としない構成であることが好ましい。具体的には、検波回路は、第1のスイッチの出力を入力信号とする整流回路と、整流回路により整流された信号を予め任意に設定した閾値電圧と比較し、比較結果に応じてハイレベルまたはローレベルの電圧を出力する電圧比較器と、計数方向を制御するためのアップダウン動作制御入力端子と、アップカウントおよびダウンカウントについて独立したアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子とを有し、電圧比較器の出力をアップダウン動作制御入力端子への入力とするアップダウンカウンタと、アップダウンカウンタの出力を入力信号とし、アップダウンカウンタのカウント値に応じた直流電圧を利得制御信号として第2のスイッチへ出力するデジタルアナログ変換回路とを有することが好ましい。
この構成によると、平滑用容量を必要としない検波回路を実現できる。検波回路の時定数は、アップダウンカウンタに与えるアップカウントクロックおよびダウンカウントクロックの周波数を適切に設定することで、任意に設定することができる。また、比較器に与える閾値電圧を各信号系に応じて調整することで、検波レベルも任意に設定することができる。
また、時定数切り換え回路は、発振回路と、発振回路の発振出力を複数の分周比で分周して出力する分周回路と、分周回路の分周出力を選択してアップダウンカウンタのアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子にそれぞれ入力する分周比選択回路とからなることが好ましい。
この構成によれば、分周回路の分周出力を選択するだけで、各信号系に応じて時定数を適切に設定することができる。
本構成によって、AGC機能部をそれぞれ含む複数の信号系を有する装置について、検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化することが可能となる。
以下、本発明の実施の形態を、図面を参照しながら説明する。
(実施の形態1)
本発明の実施の形態1のAGC回路について図1および図2を用いて説明する。図1および図2において、図3(従来例の図)と同じ構成要素については同じ符号を用いている。
本発明の実施の形態1のAGC回路について図1および図2を用いて説明する。図1および図2において、図3(従来例の図)と同じ構成要素については同じ符号を用いている。
図1において、符号101は第1の信号入力端子を示し、符号Vaは第1の信号入力端子101から入力される第1の入力信号を示し、符号1は利得制御信号により制御される利得に応じて第1の入力信号Vaを増幅または減衰する第1の利得可変増幅回路を示し、符号102は第1の利得可変増幅回路1の第1の信号出力端子を示し、符号Vbは第1の信号出力端子102から出力される第1の出力信号を示す。
符号121は第2の信号入力端子を示し、符号Veは第2の信号入力端子121から入力される第2の入力信号を示し、符号2は利得制御信号により制御される利得に応じて第2の入力信号Veを増幅または減衰する第2の利得可変増幅回路を示し、符号122は第2の利得可変増幅回路2の第2の信号出力端子を示し、符号Vfは第2の信号出力端子122から出力される第2の出力信号を示す。
符号56は第1の出力信号Vbあるいは第2の出力信号Vfを選択する第1のスイッチを示し、符号15は第1のスイッチ56により選択された出力信号を入力信号とし、第1の利得可変増幅器1あるいは第2の利得可変増幅器2へ利得制御信号を出力する平滑用容量を必要としない検波回路を示し、符号57は上記検波回路15から出力された利得制御信号を第1の利得可変増幅器1か第2の利得可変増幅器2かのいずれかに入力するために選択する第2のスイッチを示す。
符号131は第1のスイッチ56および第2のスイッチ57を切り換えるための制御信号を入力する制御信号入力端子を示し、符号201は上記平滑用容量を必要としない検波回路15の時定数を切り換えるための時定数切り換え回路であり、上記制御信号入力端子131から入力された切り換え制御信号Vcによって検波回路15の時定数を切り換える。
第1の入力端子101から入力された第1の入力信号Vaは第1の利得可変増幅回路1により増幅または減衰され第1の出力端子102から第1の出力信号Vbが出力される(以下、「第1の信号系」と呼ぶ)。
第2の入力端子121から入力された第2の入力信号Veは第2の利得可変増幅回路2により増幅または減衰され第2の出力端子122から第2の出力信号Vfが出力される(以下、「第2の信号系」と呼ぶ)。
ここで、第1の信号系を使用する場合、制御信号入力端子131から入力された切り換え制御信号Vcによって、第1のスイッチ56はA2側に接続され、第2のスイッチ57はA1側に接続される。検波回路15には第1の出力信号Vbが入力され、上記検波回路15は出力信号Vbのレベルに応じた利得制御信号を出力し、上記利得制御信号によって第1の利得可変増幅回路1が第1の入力信号Vaを増幅または減衰する。
なお、第2の信号系を使用する場合は、制御信号入力端子131から入力された切り換え制御信号Vcによって第1のスイッチ56はB2側に接続され、第2のスイッチ57はB1側に接続される。それ以外の動作は第1の信号系の場合と同じである。
また、第1の信号系と第2の信号系とでAGCが働いたときの時定数が異なる場合は、上記切り換え制御信号Vcによって、時定数切り換え回路201が動作し、第1の信号系と第2の信号系とで時定数を切り換えることが可能となる。
このように、制御信号入力端子131から入力された切り換え制御信号Vcによって第1のスイッチ56および第2のスイッチ57を切り換え、第1の信号系と第2の信号系の何れか一方を選択することにより、検波回路15を共用することが可能となる。
(実施の形態2)
本発明の実施の形態2のAGC回路について図2および図5を用いて説明する。この実施の形態2は、平滑回路を必要としない検波回路15の構成と、時定数切り換え回路201の構成とを具体的に示すものである。
本発明の実施の形態2のAGC回路について図2および図5を用いて説明する。この実施の形態2は、平滑回路を必要としない検波回路15の構成と、時定数切り換え回路201の構成とを具体的に示すものである。
図2が図1(実施の形態1)と異なる点は、検波回路15について、平滑用容量を必要としないための構成と、時定数切り換え回路の具体例を記載した点であり、それ以外の点は図1と同じである。図2において、図1(実施の形態1)と同一のブロックには同一の符号を付すことにより説明を省略する。
図2において、符号4は整流器を示し、符号5は電圧比較器を示し、符号151は電圧比較器の閾値電圧入力端子、符号6はアップダウンカウンタを示し、符号152はアップダウンカウンタ6のアップダウン動作制御入力端子を示し、符号153はアップダウンカウンタ6のアップカウント動作用クロック入力端子を示し、符号154はアップダウンカウンタ6のダウンカウント動作用クロック入力端子を示し、符号7はデジタルアナログ変換回路(以下、「D/A変換回路」と言う)を示す。以上で検波回路15が構成されている。
また、符号301は発振回路を示し、符号302は上記発振回路301の信号を分周するための分周回路を示し、符号303は上記分周回路302で分周された複数のクロック(図2においてはf1〜f4に相当)を上記切り換え制御信号Vcに応じて選択する分周比選択回路を示し、符号201は上記発振回路301、分周回路302および分周比選択回路303によって構成される時定数切り換え回路を示す。時定数切り換え回路201については、発振回路を複数個使用して切り換え制御信号Vcによって切り換えてもよい。
まず、第1の信号系を使用する場合について説明する。第1の信号系の場合、制御信号入力端子131から入力した切り換え制御信号Vcによって第1のスイッチ56はA2側に接続され、第2のスイッチ57はA1側に接続されるものとする。ここで、各ブロックの動作はすべてクロックの立ち上がり時に動作するものとする。
第1の信号入力端子101から入力した第1の入力信号Vaは第1の利得可変増幅回路1から出力され、第1の信号出力端子102から図5(a)に示すような第1の出力信号Vbが出力される。この時、上記第1の出力信号Vbは整流器4に入力され、整流器4により整流された波形は図5(b)に示すような整流器出力信号V1となる。
つぎに、整流器出力信号V1は電圧比較器5に入力され、電圧比較器5は整流器出力信号V1と閾値電圧V2とを比較し、閾値電圧V2よりも高い場合にはハイレベル電圧を、低い場合にはローレベル電圧を出力信号V3として出力し、図5(c)に示す波形となる。電圧比較器5の出力信号V3はつぎにアップダウンカウンタ6のアップダウンカウンタ動作制御入力端子152に入力され、アップダウンカウンタ6は出力信号V3がハイレベル電圧のときには図5(d)に示すようなアップカウント動作用クロックV5で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号V3がローレベル電圧のときには図5(e)に示すようなダウンカウント動作用クロックV6で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
ここで、アップカウント動作用クロックV5およびダウンカウント動作用クロックV6は、発振回路301のクロックを分周回路302によって分周し、上記分周された周波数の異なる4つの信号(f1〜f4)を切り換え制御信号Vcによって選択する分周比選択回路303によってそれぞれ選択されたクロックである。
アップダウンカウンタ6によって計数されたカウント値CはD/A変換回路7に入力され、D/A変換回路7はそのカウント値Cに応じた図5(f)に示すような直流電圧V7を出力し、第1の利得可変増幅回路1の利得制御信号する。上記直流電圧V7によって、第1の利得可変増幅回路1の利得が変化し、入力信号Vaは増幅または減衰される。
つぎに、第2の入力端子121から入力された第2の入力信号Veが第2の利得可変増幅回路2により増幅または減衰され第2の出力端子122から第2の出力信号Vfとして出力される系(以下、「第2の信号系」と呼ぶ)についても、第1の信号系と同様であり、第1のスイッチ56がB2側に接続され、第2のスイッチ57がB1側に接続されることで、第1の信号系と同様にAGC機能が働く。
ここで、例えば直流電圧V7の電圧値が高くなると、第1の利得可変増幅回路1の利得が減衰し、直流電圧V7の電圧値が低くなると、第1の利得可変増幅回路1の利得が増幅するとすれば、アップカウントによる入力信号Vaの減衰とダウンカウントによる入力信号Vaの増幅とがつりあう時点まで上記動作を繰り返し、第1の出力電圧Vbはある一定の振幅レベルに収束する。
アップカウント動作用クロックV5とダウンカウント動作用クロックV6の周波数は分周回路302によって任意に設定可能であるため、上記のように出力電圧Vbがある一定の振幅レベルに収束するまでの時間(アタック時間)はアップカウント動作用クロックV5に入力される周波数を変更することで任意に設定可能であり、アップカウント動作用クロックV5の周波数を高くするとアタック時間は短くなり、アップカウント動作用クロックV5の周波数を低くするとアタック時間は長くなる。
逆に、AGC機能が働いている状態で、AGC機能が働かないレベルの第1の入力信号Vaが入力された場合、電圧比較器5において整流器出力信号V1と閾値電圧V2を比較するが、整流器出力信号V1が常に閾値電圧V2よりも低いため、電圧比較器5の出力信号V3は常にローレベル電圧となる。そのため、アップダウンカウンタ6はダウンカウント動作のみを行い、図5(g)に示す波形となる。上記図5(g)に示す波形が0Vまで落ち着くまでの時間(リカバリ時間)はダウンカウント動作用クロックV6に入力される周波数を変更することで任意に設定可能であり、ダウンカウント動作用クロックV6の周波数を高くするとリカバリ時間は短くなり、ダウンカウント動作用クロックV6の周波数を低くするとリカバリ時間は長くなる。
ここで、第1の信号系と第2の信号系で各々アタック時間やリカバリ時間を設定する場合は、切り換え制御信号Vcによって、分周回路302から出力される周波数f1〜f4のクロックを分周比選択回路303で切り換えればよい。
また、第1の信号系と第2の信号系で検波レベル(AGC機能が働く信号レベル)を各々設定する場合は、電圧比較器5の閾値電圧V2の電圧を変えることによって設定可能である。
本実施の形態では、分周回路302ではf1〜f4の4つの異なる周波数の信号を取り出しているが、当然取り出す個数は4つに限定されるものではない。
このような構成にすることで、平滑用容量を必要とせず、複数の信号系にもそれぞれ別々に検波レベル、アタック時間、リカバリ時間を設定することが容易に可能となるため、複数の信号系において共用することが可能な検波回路を構成することができる。
また、上記説明では信号系は2つであったが、3つ以上の複数の信号系に対応するスイッチを使用すれば、3つ以上の複数の信号系に対して、検波回路を共用できることは容易に想像がつくであろう。
以上本発明の実施の形態に基づき具体的に説明したが、図2による検波回路は、あくまで一例であり、それに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
以上説明したように、本発明にかかるAGC回路は、複数のAGC機能部を含む信号系を有する装置について、平滑用の容量を必要とせず、かつ検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化を可能とすることが可能となり、ノートPC、DVC、DSC、PDA、携帯電話などの用途に有用である。
1、2 利得可変増幅回路
4 整流器
5 電圧比較器
6 アップダウンカウンタ
7 デジタルアナログ変換回路
15 平滑用の容量が不要の検波回路
56、57 スイッチ
101、121 信号入力端子
102、122 信号出力端子
131 制御信号入力端子
151 電圧比較器の閾値電圧入力端子
152 アップダウンカウンタのアップダウン動作制御入力端子
153 アップダウンカウンタのアップカウント動作用クロック入力端子
154 アップダウンカウンタのダウンカウント動作用クロック入力端子
201 時定数切り換え回路
301 発振回路
302 分周回路
303 分周比選択回路
4 整流器
5 電圧比較器
6 アップダウンカウンタ
7 デジタルアナログ変換回路
15 平滑用の容量が不要の検波回路
56、57 スイッチ
101、121 信号入力端子
102、122 信号出力端子
131 制御信号入力端子
151 電圧比較器の閾値電圧入力端子
152 アップダウンカウンタのアップダウン動作制御入力端子
153 アップダウンカウンタのアップカウント動作用クロック入力端子
154 アップダウンカウンタのダウンカウント動作用クロック入力端子
201 時定数切り換え回路
301 発振回路
302 分周回路
303 分周比選択回路
Claims (5)
- 第1の入力信号を入力する第1の入力端子と、前記第1の入力信号を利得制御信号に応じた増幅率で増幅する第1の利得可変増幅回路と、前記第1の利得可変増幅回路の出力信号を出力する第1の出力端子とを有する第1の信号系と、
第2の入力信号を入力する第2の入力端子と、前記第2の入力信号を利得制御信号に応じた増幅率で増幅する第2の利得可変増幅回路と、前記第2の利得可変増幅回路の出力信号を出力する第2の出力端子とを有する第2の信号系と、
前記第1の利得可変増幅回路の出力信号と前記第2の利得可変増幅回路の出力信号とを入力して何れか一方を選択的に出力する第1のスイッチと、
前記第1のスイッチが選択した出力信号を検波する検波回路と、
前記検波回路の出力信号を利得制御信号として入力し、前記利得制御信号を前記第1の利得可変増幅回路と第2の利得可変増幅回路の何れか一方へ選択的に出力する第2のスイッチと、
前記検波回路の時定数を前記第1の信号系と前記第2の信号系にそれぞれ適した値に切り換える時定数切り換え回路と、
前記第1の信号系と前記第2の信号系とを切り換える切り換え制御信号を入力する制御信号入力端子とを備え、
前記切り換え制御信号に応じて前記第1のスイッチと第2のスイッチを切り換え、かつ前記切り換え制御信号によって前記検波回路の時定数を切り換えるようにしたAGC回路。 - 前記第1の信号系あるいは前記第2の信号系と同様の信号系を複数有し、前記第1のスイッチおよび前記第2のスイッチと前記時定数切り換え回路とを複数の信号系に応じて切り換えるようにして、前記複数の信号系で前記検波回路を共用した請求項1記載のACG回路。
- 各信号系におけるAGC動作の時定数を前記各信号系について個別に設定可能な請求項1または2請求項に記載のAGC回路。
- 前記検波回路は、
前記第1のスイッチの出力を入力信号とする整流回路と、
前記整流回路により整流された信号を予め任意に設定した閾値電圧と比較し、比較結果に応じてハイレベルまたはローレベルの電圧を出力する電圧比較器と、
計数方向を制御するためのアップダウン動作制御入力端子と、アップカウントおよびダウンカウントについて独立したアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子とを有し、前記電圧比較器の出力を前記アップダウン動作制御入力端子への入力とするアップダウンカウンタと、
前記アップダウンカウンタの出力を入力信号とし、前記アップダウンカウンタのカウント値に応じた直流電圧を前記利得制御信号として前記第2のスイッチへ出力するデジタルアナログ変換回路とを有する請求項1、2または3に記載のAGC回路。 - 前記時定数切り換え回路は、発振回路と、発振回路の発振出力を複数の分周比で分周して出力する分周回路と、前記分周回路の分周出力を選択して前記アップダウンカウンタのアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子にそれぞれ入力する分周比選択回路とからなる請求項3記載のAGC回路。
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WO2014057816A1 (ja) * | 2012-10-09 | 2014-04-17 | シャープ株式会社 | 無線回路 |
CN113690907A (zh) * | 2021-08-27 | 2021-11-23 | 山西图门新能源有限公司 | 一种基于碳基电容的火电厂联合储能agc调频系统 |
-
2004
- 2004-09-09 JP JP2004261825A patent/JP2006080810A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008015898A1 (en) | 2006-08-02 | 2008-02-07 | Nec Corporation | Transmitter |
JPWO2008015898A1 (ja) * | 2006-08-02 | 2009-12-17 | 日本電気株式会社 | 送信機 |
US8116699B2 (en) | 2006-08-02 | 2012-02-14 | Nec Corporation | Transmitter |
WO2014057816A1 (ja) * | 2012-10-09 | 2014-04-17 | シャープ株式会社 | 無線回路 |
US9203531B1 (en) | 2012-10-09 | 2015-12-01 | Sharp Kabushiki Kaisha | Wireless circuit |
CN113690907A (zh) * | 2021-08-27 | 2021-11-23 | 山西图门新能源有限公司 | 一种基于碳基电容的火电厂联合储能agc调频系统 |
CN113690907B (zh) * | 2021-08-27 | 2024-03-08 | 山西图门新能源有限公司 | 一种基于碳基电容的火电厂联合储能agc调频系统 |
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