JPH0856132A - 並列形利得制御回路 - Google Patents
並列形利得制御回路Info
- Publication number
- JPH0856132A JPH0856132A JP6212192A JP21219294A JPH0856132A JP H0856132 A JPH0856132 A JP H0856132A JP 6212192 A JP6212192 A JP 6212192A JP 21219294 A JP21219294 A JP 21219294A JP H0856132 A JPH0856132 A JP H0856132A
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- gain
- range
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Television Receiver Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力レベルが急変する信号に対して高速応答
することのできるＡＧＣ回路、及びレベル差の激しい複
数のバースト信号に対して高速応答することのできる並
列形のＡＧＣ回路を提供する。 【構成】 ＡＧＣ回路の構成として、複数の可変利得回
路ＶＧＣ１〜５と、この可変利得回路を制御する利得制
御回路ＧＣＣ１〜５と、この利得制御回路の出力Ｖｃｏ
ｎｔ１〜５の変化範囲を制限する正方向電圧リミッタＬ
Ｍｐ１〜５及び負方向電圧リミッタＬＭｍ１〜５とを設
ける。また、入力信号Ｖｉｎのレベルを検出するレベル
検知回路ＬＤＥＴと、前記入力レベル検知出力を入力と
してアナログスイッチＡＳＷ（１〜５）の入力信号、即
ち各可変利得回路ＶＧＣ１〜５の出力信号を切換えるス
イッチ制御回路ＳＣＯＮＴとを設ける。
することのできるＡＧＣ回路、及びレベル差の激しい複
数のバースト信号に対して高速応答することのできる並
列形のＡＧＣ回路を提供する。 【構成】 ＡＧＣ回路の構成として、複数の可変利得回
路ＶＧＣ１〜５と、この可変利得回路を制御する利得制
御回路ＧＣＣ１〜５と、この利得制御回路の出力Ｖｃｏ
ｎｔ１〜５の変化範囲を制限する正方向電圧リミッタＬ
Ｍｐ１〜５及び負方向電圧リミッタＬＭｍ１〜５とを設
ける。また、入力信号Ｖｉｎのレベルを検出するレベル
検知回路ＬＤＥＴと、前記入力レベル検知出力を入力と
してアナログスイッチＡＳＷ（１〜５）の入力信号、即
ち各可変利得回路ＶＧＣ１〜５の出力信号を切換えるス
イッチ制御回路ＳＣＯＮＴとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、通信に用いる受信装置
の並列形利得制御回路に関するものである。
の並列形利得制御回路に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、特公平３
−４８７０９号公報（同期式パイロットＡＧＣ方式）等
の文献に開示されるものがあり、図１０に示すような一
つの連続信号に対応する自動利得制御（ＡＧＣ）回路が
一般的であった。
−４８７０９号公報（同期式パイロットＡＧＣ方式）等
の文献に開示されるものがあり、図１０に示すような一
つの連続信号に対応する自動利得制御（ＡＧＣ）回路が
一般的であった。
【０００３】従来のＡＧＣ回路の入出力特性例を図１１
に示す。ここで（Ａ）は従来のＡＧＣ回路の入出力説明
図、（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラ
フ図である。実線Ａ−Ｂ間はＡＧＣ動作に入らない領域
で、実線Ｂ−Ｄ間はＡＧＣ動作により定常出力レベルに
なった状態を示す。一方、点線Ｂ−Ｃ−Ｅの領域は正常
なＡＧＣ動作をしていない状態で、入力レベルが急に立
上がった過渡状態並びに入力レベルが高すぎてＡＧＣ回
路が飽和している状態を示している。
に示す。ここで（Ａ）は従来のＡＧＣ回路の入出力説明
図、（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラ
フ図である。実線Ａ−Ｂ間はＡＧＣ動作に入らない領域
で、実線Ｂ−Ｄ間はＡＧＣ動作により定常出力レベルに
なった状態を示す。一方、点線Ｂ−Ｃ−Ｅの領域は正常
なＡＧＣ動作をしていない状態で、入力レベルが急に立
上がった過渡状態並びに入力レベルが高すぎてＡＧＣ回
路が飽和している状態を示している。
【０００４】このような入出力特性を持ったＡＧＣ回路
の過渡的な入出力波形例を図１２及び図１３に示す。図
１２の例はステップ状にレベルが急変する場合、図１３
はレベルの異なるバースト信号の場合である。それぞれ
平均レベル変動のないアナログ交流信号または平衡ディ
ジタル信号の例である。
の過渡的な入出力波形例を図１２及び図１３に示す。図
１２の例はステップ状にレベルが急変する場合、図１３
はレベルの異なるバースト信号の場合である。それぞれ
平均レベル変動のないアナログ交流信号または平衡ディ
ジタル信号の例である。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなＡＧＣ回路を入力レベルが急変する信号に対応させ
るには、ＡＧＣ回路の時定数を小さくして応答速度を改
善する必要があった。また、応答速度を改善したＡＧＣ
回路であっても、図１２及び図１３に示すようにレベル
差の激しい入力信号に対しては、理想のＡＧＣ出力が得
られないという問題点があった。特に、レベルの高い信
号からレベルの低い信号に変化した場合には暫く何も受
信できないという問題点があった。
うなＡＧＣ回路を入力レベルが急変する信号に対応させ
るには、ＡＧＣ回路の時定数を小さくして応答速度を改
善する必要があった。また、応答速度を改善したＡＧＣ
回路であっても、図１２及び図１３に示すようにレベル
差の激しい入力信号に対しては、理想のＡＧＣ出力が得
られないという問題点があった。特に、レベルの高い信
号からレベルの低い信号に変化した場合には暫く何も受
信できないという問題点があった。
【０００６】本発明は、このような従来の問題点を解消
するためになされたもので、その目的とするところは、
第１に、入力レベルが急変する信号に対して高速応答す
ることのできるＡＧＣ回路を提供することにある。ま
た、第２に、レベル差の激しい複数のバースト信号に対
して高速応答することのできるＡＧＣ回路を提供するこ
とにある。
するためになされたもので、その目的とするところは、
第１に、入力レベルが急変する信号に対して高速応答す
ることのできるＡＧＣ回路を提供することにある。ま
た、第２に、レベル差の激しい複数のバースト信号に対
して高速応答することのできるＡＧＣ回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の並列形利得制御回路は、入力レベル検知手
段と、それぞれ異なる利得制御範囲を設定できる機能を
設けた複数の利得制御回路と、前記入力レベル検知出力
を基準にして利得制御可能な範囲にある利得制御回路出
力を選択する機能とを設けたものである。
め、本発明の並列形利得制御回路は、入力レベル検知手
段と、それぞれ異なる利得制御範囲を設定できる機能を
設けた複数の利得制御回路と、前記入力レベル検知出力
を基準にして利得制御可能な範囲にある利得制御回路出
力を選択する機能とを設けたものである。
【０００８】また、本発明は、前記利得制御範囲を設定
する機能として、利得制御用電圧の変化範囲を電圧リミ
ッタにより制限したこと、前記利得制御範囲の一部をお
互いに重複させたこと、及び前記利得制御回路出力を選
択する機能として、アナログスイッチと、利得制御範囲
の変化点にヒステリシス特性を持たせたアナログスイッ
チ制御回路とを設けたこと、をそれぞれ特徴としてい
る。
する機能として、利得制御用電圧の変化範囲を電圧リミ
ッタにより制限したこと、前記利得制御範囲の一部をお
互いに重複させたこと、及び前記利得制御回路出力を選
択する機能として、アナログスイッチと、利得制御範囲
の変化点にヒステリシス特性を持たせたアナログスイッ
チ制御回路とを設けたこと、をそれぞれ特徴としてい
る。
【０００９】そして、前記ヒステリシス特性として、利
得調整範囲が重複する場合は最初の利得調整回路が優先
し、利得調整範囲の変化点は利得調整範囲が重複しない
新しい利得調整範囲に入った時点となるようにしたこと
を特徴としている。
得調整範囲が重複する場合は最初の利得調整回路が優先
し、利得調整範囲の変化点は利得調整範囲が重複しない
新しい利得調整範囲に入った時点となるようにしたこと
を特徴としている。
【００１０】即ち、本発明は、入力レベル検知回路と複
数の入力レベルの守備範囲を限定して高速化したＡＧＣ
回路を複数設け、その入力レベルに最適のＡＧＣ回路を
選択する機能を設けたもので、ＡＧＣ制御電圧の変化
範囲を制限する機能と、入力レベル検知回路により入
力レベルの守備範囲に該当するＡＧＣ出力を選択する機
能と、無信号状態では必要以上にＡＧＣ利得を上げな
いようにする機能とを備えている。
数の入力レベルの守備範囲を限定して高速化したＡＧＣ
回路を複数設け、その入力レベルに最適のＡＧＣ回路を
選択する機能を設けたもので、ＡＧＣ制御電圧の変化
範囲を制限する機能と、入力レベル検知回路により入
力レベルの守備範囲に該当するＡＧＣ出力を選択する機
能と、無信号状態では必要以上にＡＧＣ利得を上げな
いようにする機能とを備えている。
【００１１】
【作用】本発明によれば、動作範囲を制限したＡＧＣ回
路を複数設け、入力レベルによりＡＧＣ動作の守備範囲
を分担しているので、ＡＧＣ回路が高速化する。特に、
無信号時に最小入力レベルを分担するＡＧＣ回路におい
て、むやみにＧＡＩＮが上がらないように利得制御電圧
を制限できるので、無信号状態からのＡＧＣ回路の立上
がりが高速化する。
路を複数設け、入力レベルによりＡＧＣ動作の守備範囲
を分担しているので、ＡＧＣ回路が高速化する。特に、
無信号時に最小入力レベルを分担するＡＧＣ回路におい
て、むやみにＧＡＩＮが上がらないように利得制御電圧
を制限できるので、無信号状態からのＡＧＣ回路の立上
がりが高速化する。
【００１２】
【実施例】以下、本発明の自動利得制御（ＡＧＣ）回路
を図面の実施例に基づいて更に詳細に説明する。図１は
本発明の構成例であって、複数の可変利得回路ＶＧＣ１
〜５と、前記可変利得回路を制御する利得制御回路ＧＣ
Ｃ１〜５と、前記利得制御回路の出力Ｖｃｏｎｔ１〜５
の変化範囲を制限する正方向電圧リミッタＬＭｐ１〜５
及び負方向電圧リミッタＬＭｍ１〜５とを備えている。
また、入力信号Ｖｉｎのレベルを検出するレベル検知回
路ＬＤＥＴと、前記入力レベル検知出力を入力としてア
ナログスイッチＡＳＷ（１〜５）の入力信号、即ち各可
変利得回路ＶＧＣ１〜５の出力信号を切換えるスイッチ
制御回路ＳＣＯＮＴとを備えている。
を図面の実施例に基づいて更に詳細に説明する。図１は
本発明の構成例であって、複数の可変利得回路ＶＧＣ１
〜５と、前記可変利得回路を制御する利得制御回路ＧＣ
Ｃ１〜５と、前記利得制御回路の出力Ｖｃｏｎｔ１〜５
の変化範囲を制限する正方向電圧リミッタＬＭｐ１〜５
及び負方向電圧リミッタＬＭｍ１〜５とを備えている。
また、入力信号Ｖｉｎのレベルを検出するレベル検知回
路ＬＤＥＴと、前記入力レベル検知出力を入力としてア
ナログスイッチＡＳＷ（１〜５）の入力信号、即ち各可
変利得回路ＶＧＣ１〜５の出力信号を切換えるスイッチ
制御回路ＳＣＯＮＴとを備えている。
【００１３】図２及び図３は、図１の利得制御部、即
ち、可変利得回路ＶＧＣｎ、利得制御回路ＧＣＣｎ、正
方向電圧リミッタＬＭｐｎ、負方向電圧リミッタＬＭｍ
ｎの動作説明図で、図２は基本的な構成例、図３の
（Ａ）は利得制御信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特
性、（Ｂ）は入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特性、
（Ｃ）は入力信号Ｖｉｎ対ＡＧＣ回路のＧ特性（利得特
性）、（Ｄ）は入力信号Ｖｉｎ対利得制御信号Ｖｃｏｎ
ｔ特性を示している。
ち、可変利得回路ＶＧＣｎ、利得制御回路ＧＣＣｎ、正
方向電圧リミッタＬＭｐｎ、負方向電圧リミッタＬＭｍ
ｎの動作説明図で、図２は基本的な構成例、図３の
（Ａ）は利得制御信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特
性、（Ｂ）は入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特性、
（Ｃ）は入力信号Ｖｉｎ対ＡＧＣ回路のＧ特性（利得特
性）、（Ｄ）は入力信号Ｖｉｎ対利得制御信号Ｖｃｏｎ
ｔ特性を示している。
【００１４】ここで、利得制御回路ＧＣＣｎの利得制御
信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特性は、図３（Ａ）
に示すように利得制御信号Ｖｃｏｎｔが大きくなると出
力信号Ｖｏｕｔも大きくなると仮定して説明する。
信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特性は、図３（Ａ）
に示すように利得制御信号Ｖｃｏｎｔが大きくなると出
力信号Ｖｏｕｔも大きくなると仮定して説明する。
【００１５】ａの領域は、入力信号Ｖｉｎが小さく利得
制御回路ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力が大き
くなって可変利得回路ＶＧＣｎの利得Ｇを上げる領域で
あるが、正方向電圧リミッタＬＭｐｎにより利得制御回
路ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力は電圧Ｖｃｏ
ｎｔｐｎにクランプされ、利得Ｇは一定になっている。
制御回路ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力が大き
くなって可変利得回路ＶＧＣｎの利得Ｇを上げる領域で
あるが、正方向電圧リミッタＬＭｐｎにより利得制御回
路ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力は電圧Ｖｃｏ
ｎｔｐｎにクランプされ、利得Ｇは一定になっている。
【００１６】ｂの領域は、入力信号Ｖｉｎが変化しても
出力信号Ｖｏｕｔが一定になるＡＧＣ動作領域である。
出力信号Ｖｏｕｔが一定になるＡＧＣ動作領域である。
【００１７】ｃの領域はａの領域とは逆に利得制御回路
ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力が小さくなって
可変利得回路ＶＧＣｎの利得Ｇを下げる領域であるが、
負方向電圧リミッタＬＭｍｎにより利得制御回路ＧＣＣ
ｎの出力は電圧Ｖｃｏｎｔｍｎにクランプされ、利得Ｇ
は一定になっている。
ＧＣＣｎの利得制御信号Ｖｃｏｎｔ出力が小さくなって
可変利得回路ＶＧＣｎの利得Ｇを下げる領域であるが、
負方向電圧リミッタＬＭｍｎにより利得制御回路ＧＣＣ
ｎの出力は電圧Ｖｃｏｎｔｍｎにクランプされ、利得Ｇ
は一定になっている。
【００１８】ｄの領域は可変利得回路ＶＧＣｎが飽和す
る領域で、入力信号Ｖｉｎが増加しても出力信号Ｖｏｕ
ｔが増加しない領域である。
る領域で、入力信号Ｖｉｎが増加しても出力信号Ｖｏｕ
ｔが増加しない領域である。
【００１９】図４は図２及び図３と同様に利得制御部、
即ち可変利得回路ＶＧＣｎ、利得制御回路ＧＣＣｎ、正
方向電圧リミッタＬＭｐｎ、及び負方向電圧リミッタＬ
Ｍｍｎの動作説明図で、各可変利得回路ＶＧＣ１〜５
の、（Ａ）入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特性並び
に、（Ｂ）入力信号Ｖｉｎ対ＡＧＣ回路の利得Ｇ特性を
重ね合わせたもので、各可変利得回路ＶＧＣ１〜５が入
力信号の領域を５つに分けて利得調整する様子を示して
いる。
即ち可変利得回路ＶＧＣｎ、利得制御回路ＧＣＣｎ、正
方向電圧リミッタＬＭｐｎ、及び負方向電圧リミッタＬ
Ｍｍｎの動作説明図で、各可変利得回路ＶＧＣ１〜５
の、（Ａ）入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特性並び
に、（Ｂ）入力信号Ｖｉｎ対ＡＧＣ回路の利得Ｇ特性を
重ね合わせたもので、各可変利得回路ＶＧＣ１〜５が入
力信号の領域を５つに分けて利得調整する様子を示して
いる。
【００２０】図５は図１のアナログスイッチＡＳＷ及び
スイッチ制御回路ＳＣＯＮＴの動作説明図で、時間ｔに
対して入力信号が図のように変化した場合に、各可変利
得回路ＶＧＣ１〜５の守備範囲がどのように変化するか
を示している。図示の例では、守備範囲の変化点には不
安定要素を取り除くために、スイッチ制御回路ＳＣＯＮ
Ｔにヒステリシス特性を持たせている。即ち、守備範囲
の重複する場合は最初の守備範囲が優先し、守備範囲の
変化点は新しい守備範囲に入った時点としている。
スイッチ制御回路ＳＣＯＮＴの動作説明図で、時間ｔに
対して入力信号が図のように変化した場合に、各可変利
得回路ＶＧＣ１〜５の守備範囲がどのように変化するか
を示している。図示の例では、守備範囲の変化点には不
安定要素を取り除くために、スイッチ制御回路ＳＣＯＮ
Ｔにヒステリシス特性を持たせている。即ち、守備範囲
の重複する場合は最初の守備範囲が優先し、守備範囲の
変化点は新しい守備範囲に入った時点としている。
【００２１】図６及び図７は、図１に示すＡＧＣ回路の
入出力波形例（平均レベル変動のないアナログ交流信号
または平衡ディジタル信号の例）で、図６の例はステッ
プ状にレベルが急変する場合、図７の例はレベルの異な
るバースト信号の場合である。それぞれ、可変利得回路
ＶＧＣとアナログスイッチＡＳＷの動作状況も合わせて
示している。
入出力波形例（平均レベル変動のないアナログ交流信号
または平衡ディジタル信号の例）で、図６の例はステッ
プ状にレベルが急変する場合、図７の例はレベルの異な
るバースト信号の場合である。それぞれ、可変利得回路
ＶＧＣとアナログスイッチＡＳＷの動作状況も合わせて
示している。
【００２２】図８は、図２の電圧リミッタＬＭ及び利得
制御回路ＧＣＣの構成例で、ＬＭはダイオードを用いた
リミッタ（ＬＭｐは正方向電圧リミッタ、ＬＭｍは負方
向電圧リミッタ）である。利得制御回路ＧＣＣは、自動
利得制御（ＡＧＣ）回路用の基準信号を取出すバンドパ
スフィルタＢＰＦと、その信号を検波する検波器ＤＥＴ
と、検波信号を平滑するローパスフィルタＬＰＦと、ロ
ーパスフィルタＬＰＦ出力と基準電圧Ｖｒとを比較する
比較増幅器ＤＡとで構成されている。リミッタＬＭとし
て、演算増幅器とダイオードを用いた理想ダイオード回
路を用いても良い。
制御回路ＧＣＣの構成例で、ＬＭはダイオードを用いた
リミッタ（ＬＭｐは正方向電圧リミッタ、ＬＭｍは負方
向電圧リミッタ）である。利得制御回路ＧＣＣは、自動
利得制御（ＡＧＣ）回路用の基準信号を取出すバンドパ
スフィルタＢＰＦと、その信号を検波する検波器ＤＥＴ
と、検波信号を平滑するローパスフィルタＬＰＦと、ロ
ーパスフィルタＬＰＦ出力と基準電圧Ｖｒとを比較する
比較増幅器ＤＡとで構成されている。リミッタＬＭとし
て、演算増幅器とダイオードを用いた理想ダイオード回
路を用いても良い。
【００２３】図９は、図１のレベル検知回路ＬＤＥＴの
構成例で、ＡＧＣ用の基準電圧を取出すバンドパスフィ
ルタＢＰＦと、その信号を検波する検波器ＤＥＴと、検
波信号を平滑するローパスフィルタＬＰＦと、で構成さ
れている。
構成例で、ＡＧＣ用の基準電圧を取出すバンドパスフィ
ルタＢＰＦと、その信号を検波する検波器ＤＥＴと、検
波信号を平滑するローパスフィルタＬＰＦと、で構成さ
れている。
【００２４】なお、説明に用いた図１の例は５つの利得
制御回路（ＧＣＣ１〜５）を並列にしているが、並列に
する数は任意でよく、要求立上がり時間と回路規模の兼
ね合いで決めるものとする。
制御回路（ＧＣＣ１〜５）を並列にしているが、並列に
する数は任意でよく、要求立上がり時間と回路規模の兼
ね合いで決めるものとする。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、動作範囲を制限したＡＧＣ回路を複数設け、入力
レベルによりＡＧＣ動作の守備範囲を分担しているの
で、ＡＧＣ回路の高速化が期待できる。特に、無信号時
に最小入力レベルを分担するＡＧＣ回路において、むや
みにＧＡＩＮが上がらないように利得制御電圧を制限で
きるので、無信号状態からのＡＧＣ回路の立上がりの高
速化が期待できる。
れば、動作範囲を制限したＡＧＣ回路を複数設け、入力
レベルによりＡＧＣ動作の守備範囲を分担しているの
で、ＡＧＣ回路の高速化が期待できる。特に、無信号時
に最小入力レベルを分担するＡＧＣ回路において、むや
みにＧＡＩＮが上がらないように利得制御電圧を制限で
きるので、無信号状態からのＡＧＣ回路の立上がりの高
速化が期待できる。
【図１】本発明のＡＧＣ回路の構成図である。
【図２】図１の利得制御部の基本的な構成図である。
【図３】図１の利得制御部の動作説明図で、（Ａ）は利
得制御信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特性を示すグ
ラフ図、（Ｂ）は入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特
性を示すグラフ図、（Ｃ）は入力信号Ｖｉｎ対ＡＧＣ回
路のＧ特性（利得特性）を示すグラフ図、（Ｄ）は入力
信号Ｖｉｎ対利得制御信号Ｖｃｏｎｔ特性を示すグラフ
図である。
得制御信号Ｖｃｏｎｔ対出力信号Ｖｏｕｔ特性を示すグ
ラフ図、（Ｂ）は入力信号Ｖｉｎ対出力信号Ｖｏｕｔ特
性を示すグラフ図、（Ｃ）は入力信号Ｖｉｎ対ＡＧＣ回
路のＧ特性（利得特性）を示すグラフ図、（Ｄ）は入力
信号Ｖｉｎ対利得制御信号Ｖｃｏｎｔ特性を示すグラフ
図である。
【図４】同じく図１の利得制御部の動作説明図で、
（Ａ）は可変利得回路ＶＧＣ１〜５の入力信号Ｖｉｎ対
出力信号Ｖｏｕｔ特性を示すグラフ図、（Ｂ）は入力信
号Ｖｉｎ対ＡＧＣ回路の利得Ｇ特性を示すグラフ図であ
り、両者を重ね合わせて、各可変利得回路ＶＧＣ１〜５
が入力信号の領域を５つに分けて利得調整する様子を示
している。
（Ａ）は可変利得回路ＶＧＣ１〜５の入力信号Ｖｉｎ対
出力信号Ｖｏｕｔ特性を示すグラフ図、（Ｂ）は入力信
号Ｖｉｎ対ＡＧＣ回路の利得Ｇ特性を示すグラフ図であ
り、両者を重ね合わせて、各可変利得回路ＶＧＣ１〜５
が入力信号の領域を５つに分けて利得調整する様子を示
している。
【図５】図１のアナログスイッチＡＳＷ及びスイッチ制
御回路ＳＣＯＮＴの動作説明図で、時間ｔに対して入力
信号が図のように変化した場合に、各可変利得回路ＶＧ
Ｃ１〜５の守備範囲がどのように変化するかを示してい
る。
御回路ＳＣＯＮＴの動作説明図で、時間ｔに対して入力
信号が図のように変化した場合に、各可変利得回路ＶＧ
Ｃ１〜５の守備範囲がどのように変化するかを示してい
る。
【図６】図１に示すＡＧＣ回路の入出力波形図（平均レ
ベル変動のないアナログ交流信号または平衡ディジタル
信号の例）で、ステップ状にレベルが急変する場合を示
している。
ベル変動のないアナログ交流信号または平衡ディジタル
信号の例）で、ステップ状にレベルが急変する場合を示
している。
【図７】図１に示すＡＧＣ回路の入出力波形図（平均レ
ベル変動のないアナログ交流信号または平衡ディジタル
信号の例）で、レベルの異なるバースト信号の場合を示
している。
ベル変動のないアナログ交流信号または平衡ディジタル
信号の例）で、レベルの異なるバースト信号の場合を示
している。
【図８】図２の電圧リミッタＬＭ及び利得制御回路ＧＣ
Ｃの構成図である。
Ｃの構成図である。
【図９】図１のレベル検知回路ＬＤＥＴの構成図であ
る。
る。
【図１０】従来の自動利得制御（ＡＧＣ）回路の構成図
である。
である。
【図１１】（Ａ）は従来のＡＧＣ回路の入出力説明図、
（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラフ図
である。
（Ｂ）は同じくＡＧＣ回路の入出力特性を示すグラフ図
である。
【図１２】図１０に示すＡＧＣ回路の入出力波形図（ス
テップ状にレベルが急変する場合）である。
テップ状にレベルが急変する場合）である。
【図１３】図１０に示すＡＧＣ回路の入出力波形図（レ
ベルの異なるバースト信号の場合）である。
ベルの異なるバースト信号の場合）である。
ＶＧＣ１〜５ 可変利得回路 ＬＭｐ１〜５ 正方向電圧リミッタ ＬＭｍ１〜５ 負方向電圧リミッタ ＧＣＣ１〜５ 利得制御回路 ＬＤＥＴ レベル検知回路 ＳＣＯＮＴ スイッチ制御回路 ＡＳＷ アナログスイッチ Ｖｃｏｎｔ１〜５ 利得制御信号 Ｖｉｎ 入力信号 ＶＧＣｎ 可変利得回路 ＬＭｐｎ 正方向電圧リミッタ ＬＭｍｎ 負方向電圧リミッタ Ｖｏｕｔ 出力信号 ＧＣＣｎ 利得制御回路 Ｖｃｏｎｔｎ 利得制御信号 Ｖｏｓ ＡＧＣ回路飽和出力レベル Ｖｏａ ＡＧＣ回路定常出力レベル Ｄ ダイオード Ｖｒ，Ｖｒｈｎ，Ｖｒｌｎ 基準電圧 ＤＡ 比較増幅器 ＬＰＦ ローパスフィルタ ＢＰＦ バンドパスフィルタ ＤＥＴ 検波器 Ｒ 抵抗 Ｓｉｎ 入力信号 Ｓｏｕｔ 出力信号 ＧＣ 利得可変回路 ＡＧＣ 自動利得制御回路（ＡＧＣ回路） Ｇ ＡＧＣ回路の利得（Ｖｏｕｔ／Ｖｉｎ）
Claims (5)
- 【請求項１】 入力レベル検知手段と、それぞれ異なる
利得制御範囲を設定できる機能を設けた複数の利得制御
回路と、前記入力レベル検知出力を基準にして利得制御
可能な範囲にある利得制御回路出力を選択する機能とを
設けたことを特徴とする並列形利得制御回路。 - 【請求項２】 前記利得制御範囲を設定する機能とし
て、利得制御用電圧の変化範囲を電圧リミッタにより制
限したことを特徴とする請求項１記載の並列形利得制御
回路。 - 【請求項３】 前記利得制御範囲の一部をお互いに重複
させたことを特徴とする請求項１記載の並列形利得制御
回路。 - 【請求項４】 前記利得制御回路出力を選択する機能と
して、アナログスイッチと、利得制御範囲の変化点にヒ
ステリシス特性を持たせたアナログスイッチ制御回路と
を設けたことを特徴とする請求項１記載の並列形利得制
御回路。 - 【請求項５】 前記ヒステリシス特性として、利得調整
範囲が重複する場合は最初の利得調整回路が優先し、利
得調整範囲の変化点は利得調整範囲が重複しない新しい
利得調整範囲に入った時点となるようにしたことを特徴
とする請求項４記載の並列形利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212192A JPH0856132A (ja) | 1994-08-12 | 1994-08-12 | 並列形利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212192A JPH0856132A (ja) | 1994-08-12 | 1994-08-12 | 並列形利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856132A true JPH0856132A (ja) | 1996-02-27 |
Family
ID=16618455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212192A Pending JPH0856132A (ja) | 1994-08-12 | 1994-08-12 | 並列形利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013243703A (ja) * | 2009-06-16 | 2013-12-05 | Qualcomm Inc | 通信システムにおける初期取得のための方法および装置 |
-
1994
- 1994-08-12 JP JP6212192A patent/JPH0856132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013243703A (ja) * | 2009-06-16 | 2013-12-05 | Qualcomm Inc | 通信システムにおける初期取得のための方法および装置 |
| US8989061B2 (en) | 2009-06-16 | 2015-03-24 | Qualcomm Incorporated | Methods and apparatus for initial acquisition in a communication system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6556685B1 (en) | Companding noise reduction system with simultaneous encode and decode | |
| JP2743492B2 (ja) | 送信出力電力制御装置 | |
| JP4027822B2 (ja) | Ａｇｃ回路 | |
| EP0372793A2 (en) | Amplifier with modulated resistor gain control | |
| US7595692B2 (en) | Automatic gain control circuit | |
| JPWO2003009481A1 (ja) | 送信電力制御回路 | |
| US6418303B1 (en) | Fast attack automatic gain control (AGC) loop and methodology for narrow band receivers | |
| JPH05206771A (ja) | 自動出力電力制御回路 | |
| JPH0856132A (ja) | 並列形利得制御回路 | |
| JPH0856130A (ja) | 複合形利得制御回路 | |
| US8149057B2 (en) | Signal processing circuit | |
| JP4299416B2 (ja) | ピーク検波式ａｇｃ回路 | |
| JPS61267404A (ja) | 光受信装置 | |
| JPS6041851A (ja) | 拡声電話装置 | |
| JPH09139679A (ja) | ピーク電力低減回路 | |
| JP3857066B2 (ja) | 利得制御装置及び利得制御方法 | |
| US8798567B2 (en) | Gain control circuit and receiving system | |
| KR101053824B1 (ko) | 스위칭루프필터를 이용하는 자동이득장치 및 방법 | |
| JPH01215140A (ja) | 光受信器 | |
| JPH04288716A (ja) | 自動レベル制御回路の出力レベル可変装置 | |
| JPS6363208A (ja) | Ａｍ受信機 | |
| JPH0736500B2 (ja) | Ａｇｃ制御方式 | |
| JP2545060Y2 (ja) | 復調回路 | |
| JPH08316757A (ja) | 自動利得制御方式 | |
| JP2737542B2 (ja) | レベル制御増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20091002 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101002 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20111002 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111002 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20121002 |