JP2009005275A - Ｐｌｌ回路、ｐｌｌ制御装置、及びｐｌｌ制御方法 - Google Patents

Abstract

【課題】 実用上の制御性能を低下させることなく回路規模の削減、動作速度の向上を図ることのできるＰＬＬ回路、ＰＬＬ制御装置及びＰＬＬ制御方法を提供する。
【解決手段】 ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部（１０）と、前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部（１１，１２）と、前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部（７）とを備え、前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部（１１）と、前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部（１２）とを有するＰＬＬ回路である。
【選択図】図２

Description

この発明は、光ディスクドライブなどに用いられるＰＬＬ回路に関し、特に位相比較、ループフィルタなどの処理をデジタルでおこなうデジタルＰＬＬ回路に関する。

ＣＤ，ＤＶＤ等の光ディスクからの再生信号に正確に同期した周波数の信号を発信するためにＰＬＬ回路（位相同期回路）が用いられている。そして、近年デジタルＬＳＩの進捗に伴い、デジタルＰＬＬ回路が広く使用されている。

ＰＬＬ回路では、入力信号と出力信号の位相差を検出し、フィードバック制御を行うことで入力信号に同期した信号を生成する。そのため、入力信号に変動が有った場合であっても精度の高い同期信号が生成できるように種々の技術が開発されている。

特許文献１に開示された技術では、アナログ信号をデジタル信号に変換して等化し、等化データから実行ゲインを求め、実行ゲインの逆特性となる逆特性実行ゲインを用いて実効ゲインの変動を吸収している。
特開２００４−２３５８５８号公報

ところで、実際のＰＬＬ回路のフィードバックループを構成する各要素の内、いくつかの要素については設計時点では見積もりが正確性に欠けるため、特性が充分に把握できないことも多い。また、製品のセットが変わると求められるＰＬＬ回路の特性も変化してしまう。
従って、デジタルＰＬＬ回路を幅広く利用されるように構成するためには、所望のフィードバックループが得られるようにループゲインの調整などが余裕をもって行えることが望ましい。
しかしながら、ループゲインに余裕をもたせるなど設計マージンをもたせることは、ＰＬＬ回路のダイナミックレンジの拡大、ループゲイン調整後の信号のｂｉｔ数の拡張につながり、使用されるフィルタ等の回路規模の増大、及び回路動作高速化の障壁などの問題が発生する。

本発明は係る事情に鑑みてなされたものであって、実用上の制御性能を低下させることなく回路規模の削減、動作速度の向上を図ることのできるＰＬＬ回路、ＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。

課題を解決するための本発明は、２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部と、前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部と、前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部とを備え、前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部と、前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部とを有するＰＬＬ回路である。

また本発明は、２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部と、前記位相誤差パルス信号を調整した第１及び第２の調整パルス信号を生成する位相器感度調整部と、前記第１及び第２の調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部とを備え、前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部と、前記拡張パルス信号の振幅を増幅して前記第１の調整パルス信号を生成する第１の増幅部と、前記位相誤差パルス信号の振幅を増幅して前記第２の調整パルス信号を生成する第２の増幅部とを有する。

また本発明は、上記記載の発明であるＰＬＬ回路と、前記ＰＬＬ回路からのフィードバック制御用パルス列信号をアナログ制御信号に変換するＤＡ変換部と、前記アナログ制御信号に対応して、前記抽出クロックの周波数を変換する電圧制御発信部とを備えたＰＬＬ装置である。

また本発明は、２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成し、前記位相誤差パルス信号を調整して当該位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成し、前記拡張パルス信号の振幅を増幅して調整パルス信号を生成し、前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するＰＬＬ制御方法である。

この発明によれば、実用上の制御性能を低下させることなく回路規模の削減、動作速度の向上を図れることのできるＰＬＬ回路、ＰＬＬ制御装置及びＰＬＬ制御方法を得ることができる。

〔第１の実施の形態〕
本発明の第１の実施の形態のＰＬＬ回路は、例えば、光ディスク再生装置に使用されている。
図１は、本発明を用いた光ディスク再生装置の構成の一部を示す図である。
図１において、光ディスク再生装置は、光ディスク媒体Ｄからの情報の読み取りを行う装置である。

ピックアップヘッドＰＵＨは、光ディスク媒体Ｄに記録された情報に対応する信号を再生するものであり、光ディスク媒体Ｄにレーザ光を照射するレーザ光源、光ディスク媒体Ｄから反射されたレーザ光を受光する受光器（図示せず）を備える。受光器から出力される再生信号は、前置増幅器によって増幅されさらに前置波形等化手段を経て再生ＲＦ信号となる。

ところで、再生ＲＦ信号は、後段において更に種々の処理が施されるが、後段において、再生ＲＦ信号を処理するために再生ＲＦ信号に同期したクロック信号が必要となる。そこでこのクロック信号を生成するために、再生信号はデジタルＰＬＬ回路を備えた位相比較制御装置１に入力される。

位相比較制御装置１には、アナログディジタル変換器（ＡＤＣ）２、デジタルＰＬＬ回路３、デジタルアナログ変換器（ＤＡＣ）４及び電圧制御発信器（ＶＣＯ）５が設けられている。そして、デジタルＰＬＬ回路３には、位相比較器６及びループフィルタ７が備わっている。

ＡＤＣ２は、再生信号をＶＣＯ５からのクロック信号に同期してサンプリングし、サンプリングしたデータをデジタルＲＦ信号に変換する。位相比較器６は、デジタルＲＦ信号とＶＣＯ５からのクロック信号との位相を比較して位相誤差信号ＰＥを出力する。ループフィルタ７は、位相比較器６から出力される位相誤差信号ＰＥに基づいてＶＣＯ５を制御する信号を発生する。ＤＡＣ４は、ループフィルタ７からの制御信号をアナログ信号に変換する。ＶＣＯ５は、ＤＡＣ４からのアナログ信号によりクロック信号の周波数を制御する。ＶＣＯ５は、クロック信号をＡＤＣ２に出力する。

図２は、第１の実施の形態のデジタルＰＬＬ回路３のブロック図である。
位相比較器６には、位相誤差検出部１０、２パルス化部１１及び位相器感度調整部１２が設けられている。ループフィルタ７には、ループフィルタ調整部１３、積分器１４、ループフィルタ調整部１５及び加算器１６が設けられている。

ループフィルタの主要な役割はフィードバックループの高域ループの利得を変えずに直流ゲインを大きくすることである。図２に示すループフィルタ７では、フィルタの特性を調整する機能として、ループフィルタ調整用ゲインＧ２、Ｇ３を有するループフィルタ調整部１３，１５を設けている。

一般に、光ディスクの種類毎に入力波形の特性がばらつくことが予想される。そのため、それぞれの位相誤差検出部で出力される位相誤差検出値と位相差との関係は一意に決まらず状況に応じて調整が必要となる。このため図２に示す位相比較器６では、位相器感度調整ゲインＧ１を有する位相器感度調整部１２を設けている。

次に、デジタルＰＬＬ回路３の動作について説明する。
デジタルＲＦ信号は、位相比較器６の位相誤差検出部１０に入力する。位相誤差検出部１０は、ＡＤＣ２のサンプル値であるデジタルＲＦ信号とＶＣＯ５からのクロック信号との位相を比較して位相誤差信号ＰＥをパルス信号として出力する。出力されたパルス信号は２パルス化部１１において、そのパルス幅（時間幅）が２倍に拡張される。そして、位相器感度調整部１２において、パルス強度（振幅）が増幅される。
ここで、位相器感度調整部１２の調整ゲインＧ１は式（１）で表される。
Ｇ１ ＝ １／２ × Ｋadj ・・・式（１）
位相比較器６から出力する位相誤差信号ＰＥは、次にループフィルタ７に入力する。ループフィルタ７において、位相誤差信号ＰＥは２つのルートに分岐する。片方の位相誤差信号ＰＥは、ループフィルタ調整部１３によってパルス強度（振幅）が増幅された後、積分器１４に入力される。ここで、ループフィルタ調整部１３の調整ゲインＧ２は式（２）で表される。
Ｇ２ ＝ Ｋｃ ・・・式（２）
この位相誤差信号ＰＥは、上述のルートを通過することによって積分動作（Ｉ動作）に対応する制御信号に変換される。

他方の位相誤差信号ＰＥは、ループフィルタ調整部１５によってパルス強度（振幅）が増幅される。ここで、ループフィルタ調整部１５の調整ゲインＧ３は式（３）で表される。
Ｇ３ ＝ Ｋｒ ・・・式（３）
この位相誤差信号ＰＥは、上述のルートを通過することによって比例動作（Ｐ動作）に対応する制御信号に変換される。

そして、これらの２つの制御信号は加算器１６で加算されてＶＣＯ５に対する制御信号となり、デジタルＰＬＬ回路３から出力される。
このように、本実施の形態のデジタルＰＬＬ回路３を用いた位相比較制御装置では、ＰＩ制御により位相誤差を制御している。

なお、図２では、位相器感度調整部１２を位相比較器６内に設けて示しているが、この形態に限定されず、位相器感度調整部１２を後段のループフィルタ７のループフィルタ調整部１３，１５と統合しても良い。もちろん、位相感度調整部１２と２パルス化部１１が前後しても良い。

また、位相比較器６には、公知の種々の位相誤差検出方式を適用することができる。例えば、ゼロクロス位相を検出して交差点での振幅がちょうど０になるようにフィードバック制御を行なう方式や、サンプル点のちょうど中間点でゼロレベルと交差するように制御する方式、ビタビ複合結果からビタビ復号入力時点での等化誤差との傾きから位相誤差を求める方式などを適用することができる。

さらに、図２では位相器感度調整ゲインＧ１とループフィルタ調整用ゲインＧ２，Ｇ３とでフィードバックループのループゲインの調整を行なう様子を示しているが、この形態に限られず、位相誤差検出部１０の前段に入力信号のゲイン調整部等を追加して、ループゲインの調整として使用しても良い。

次に、本実施の形態のデジタルＰＬＬ回路３の応答特性について説明する。
図３は、本実施の形態のデジタルＰＬＬ回路３の伝達関数を示す図である。デジタルＰＬＬ回路３では、離散時間における入出力信号を扱うため、Ｚ変換によって伝達関数を表す。Ｚ変換は、連続時間における入出力信号を扱うラプラス変換に対応する解析手法である。

第１項の伝達関数ＴＦ１は、２パルス化部１１の伝達関数を表している。２パルス化によりパルス信号は２サンプリング周期に渡る時間幅をもつため、１サンプリング周期だけ過去の信号であることを示す要素（Ｚ^−１）が加えられている。

第２項の伝達関数ＴＦ２は、位相器感度調整部１２、ループフィルタ調整部１３、積分器１４、ループフィルタ調整部１５及び加算器１６の合成伝達関数を表している。
ループフィルタ調整部１３及び積分器１４の合成伝達関数Ｔｆｉは式（４）で表される。

Ｔｆｉ＝Ｋｃ（Ｚ^−１＋Ｚ^−２＋Ｚ^−３＋Ｚ^−４＋・・・・・）
＝Ｋｃ × Ｚ^−１／（１−Ｚ^−１） ・・・式（４）
従って、ループフィルタ調整部１５及び加算器１６を加えたループフィルタ７の合成伝達関数Ｔｆｐｉは、式（５）で表される。
Ｔｆｐｉ＝Ｋｒ ＋ Ｋｃ × Ｚ^−１／（１−Ｚ^−１） ・・・式（５）
定数ＫＣ、定数ＫＲをそれぞれ式（６）、式（７）で定義すると、伝達関数ＦＦ２は、式（８）で表される。
ＫＣ ＝ Ｋｃ × Ｋａｄｊ ・・・式（６）
ＫＲ ＝ Ｋｒ × Ｋａｄｊ ・・・式（７）
ＴＦ２＝ １／２×ＫＲ＋１／２×ＫＣ×Ｚ^−１／（１−Ｚ^−１） ・・・式（８）
図４は、従来のデジタルＰＬＬ回路１０３の構成を示すブロック図である。この従来のデジタルＰＬＬ回路１０３は、対比を明確にするため、本実施の形態のデジタルＰＬＬ回路３と対応するように構成している。

従来のデジタルＰＬＬ回路１０３は、位相比較器１０６及びループフィルタ１０７を備えている。そして、位相比較器１０６には、位相誤差検出部１１０及び位相器感度調整部１２が設けられている。ループフィルタ１０７には、ループフィルタ調整部１１３、積分器１１４、ループフィルタ調整部１１５及び加算器１１６が設けられている。
この従来のデジタルＰＬＬ回路１０３と比較すると、本実施の形態のデジタルＰＬＬ回路３は、新たに２パルス化部１１を備え、位相器感度調整部１２の調整ゲインを１／２と半減している点が異なっている。

即ち、本実施の形態のデジタルＰＬＬ回路３は、位相感度調整として通常パルス出力される位相比較器出力を２パルス幅のパルスに拡張する機能を追加した構成である。この機能追加部分で、ループゲインを２倍相当に高ゲイン化することができるため、位相器感度調整部１２の調整ゲインを半減してもデジタルＰＬＬ回路３全体としては、従来と同程度のゲインを維持することを可能としている。そして、位相器感度調整部１２の調整ゲインを半減することができるため、ループフィルタへの入力のダイナミックレンジを削減することが可能となっている。

図５は、従来のデジタルＰＬＬ回路１０３の伝達関数を示す図である。
伝達関数ＴＦ３は、位相器感度調整部１１２、ループフィルタ調整部１１３、積分器１１４、ループフィルタ調整部１１５及び加算器１１６の合成伝達関数を表している。
なお、この伝達関数ＴＦ３の各要素は上述の伝達関数ＴＦ２と同じ変数名を用いており、伝達関数ＴＦ３を求める手順も上述のＴＦ２と同様であるため、その詳細の説明は省略する。

続いて、本実施の形態のデジタルＰＬＬ回路３と従来のデジタルＰＬＬ回路１０３との応答性能について説明する。図６、図７はそれぞれの伝達関数に基づいて求めた周波数特性を示している。

この周波数特性によれば、周波数の低い帯域ではデジタルＰＬＬ回路３とデジタルＰＬＬ回路１０３との特性には差は見られない。即ち、標本周波数であるＡＤＣ２の動作クロック周波数に比べて十分低い帯域に制御系のループの帯域を設定可能な場合には、デジタルＰＬＬ回路３とデジタルＰＬＬ回路１０３とがほぼ同等の特性を実現することができる。

一方、帯域が高域にシフトするほど従来のデジタルＰＬＬ回路１０３と比較してデジタルＰＬＬ回路３の特性が劣化している。しかし、この結果から、デジタルＰＬＬ回路３が高帯域を利用できないとするのは誤りである。位相比較制御装置として許容できる周波数の範囲であれば、ダイナミックレンジの削減とのトレードオフで高帯域を利用することが出来る。

〔第１のバリエーション〕
図８は、第１のバリエーションに係るデジタルＰＬＬ回路３のブロック図である。このデジタルＰＬＬ回路３では、２パルス化部１１は２パルス化の機能をオン、オフできる機能を備えている。２パルス化機能のオン、オフは、オンオフ制御信号に基づいて制御される。

２パルス化機能のオン/オフは、不図示のファームウェアに設けられたホストコントローラからのオンオフ制御信号によって制御される。２パルス化機能のオン/オフは、設定によって切替えるように構成してもよく、またホストコントローラが動的に切り換え制御を実施するように構成してもよい。この動的な切り換えに関してはステートマシン等を用いてハードウェアで実現してもよい。

図９は、２パルス化機能のオン/オフを動的に切り換える例を示している。
光ディスクからの再生信号を処理する際、引き込み性能を重視したフェーズ（引き込みフェーズ）とジッタを低減させるなどの追従性能を重視したフェーズ（追従フェーズ）とで位相誤差の制御方法を切り換える。

図９（１）に示すように、引き込みフェーズでは位相誤差は大きく変化する。このため、図９（２）に示すように、引き込みフェーズではループゲインを高くして応答性を良くする。 図９（２）に示すように、追従フェーズでは位相誤差の変化は小さい。このため、図９（２）に示すように、応答性を求める代わりにジッタを低減させるために追従フェーズではループゲインを低くする。

そこで、図９（３）に示すように、引き込みフェーズ、追従フェーズでのゲイン切り換えに際し、引き込みフェーズでは必要に応じてより高ゲインを求められる際には２パルス化機能をオンとしてループゲインを高くし、追従フェーズでは２パルス化機能をオフとして低いループゲインに切替える。なお、引き込みフェーズと追従フェーズとの制御の切り換えは再生波形に含まれるＳＹＮＣパターン検出の安定検出を認知するなどにより実行する。またこの切り換えはファームウエア、ステートマシンなどのハードウエアを用いて実現することができる。

なお、２パルス化機能の切り換え制御は、上述の引き込みフェーズと追従フェーズには限られない。高ループゲインを必要とするフェーズでは２パルス化機能を有効として利用し、高ループゲインが必要ないフェーズではこの機能を無効とすることができる。

次に、２パルス化機能を有効とするか無効とするかを決定する方法について説明する。
図１０は、引き込みフェーズにおいて２パルス化機能を利用するか否かを判定するフローチャートである。このフローに従って、人間が判定しても良く、自動で判定しても良い。

ステップＳ０１において、先ず２パルス化機能を無効に設定してデジタルＰＬＬ回路３のキャリブレーションを開始する。ここで、キャリブレーションは、例えば引き込みフェーズの複数の再生信号と複数のループゲインとの組合わせの下にデジタルＰＬＬ回路３の動作を測定することで実行される。

ステップＳ０２において、１水準のループゲインの下でデジタルＰＬＬ回路３のキャリブレーションをキャリブレーション期間が終わるまで実行する。
ステップＳ０２でＹｅｓの場合、即ち１水準のループゲインの下でキャリブレーションが終了したときは、ステップＳ０３において、引き込みフェーズの再生信号に対してデジタルＰＬＬ回路３が所定の性能を発揮できたかどうかを調べる。

ステップＳ０３でＹｅｓの場合、即ちデジタルＰＬＬ回路３が所定の性能を発揮できた場合は、２パルス化機能を利用しなくても所望の性能をえることができる。従って、ステップＳ０４において、２パルス化機能を無効と設定することに決定し、本処理を終了する。

ステップＳ０３でＮｏの場合、即ちデジタルＰＬＬ回路３が所定の性能を発揮できなかった場合は、ステップＳ０５において、全ての水準のループゲインについてキャリブレーションを実行したかどうかを調べる。

ステップＳ０５でＮｏの場合、即ちまだキャリブレーションで使用されていないループゲインがある場合は、ステップＳ０６において、ループゲインの設定を変更してキャリブレーションを開始する。そして、ステップＳ０２に戻り上述のステップを再度実行する。

ステップＳ０５でＹｅｓの場合、即ち全ての水準のループゲインについてキャリブレーションを実行した場合は、ステップＳ１１において、２パルス化機能を有効に設定してデジタルＰＬＬ回路３のキャリブレーションを開始する。このキャリブレーションは、上述のように引き込みフェーズの複数の再生信号と複数のループゲインとの組合わせの下にデジタルＰＬＬ回路３の動作を測定することで実行される。

ステップＳ１２において、１水準のループゲインの下でデジタルＰＬＬ回路３のキャリブレーションをキャリブレーション期間が終わるまで実行する。
ステップＳ１２でＹｅｓの場合、即ち１水準のループゲインの下でキャリブレーションが終了したときは、ステップＳ１３において、引き込みフェーズの再生信号に対してデジタルＰＬＬ回路３が所定の性能を発揮できたかどうかを調べる。

ステップＳ１３でＹｅｓの場合、即ちデジタルＰＬＬ回路３が所定の性能を発揮できた場合は、２パルス化機能を利用して所望の性能をえることができる。従って、ステップＳ１４において、２パルス化機能を有効と設定することに決定し、本処理を終了する。

ステップＳ１３でＮｏの場合、即ちデジタルＰＬＬ回路３が所定の性能を発揮できなかった場合は、ステップＳ１５において、全ての水準のループゲインについてキャリブレーションを実行したかどうかを調べる。

ステップＳ１５でＮｏの場合、即ちまだキャリブレーションで使用されていないループゲインがある場合は、ステップＳ１６において、ループゲインの設定を変更してキャリブレーションを開始する。そして、ステップＳ１２に戻り上述のステップを再度実行する。

ステップＳ１５でＮｏの場合、即ち全ての水準のループゲインについてキャリブレーションを実行した場合は、使用した全てのループゲインでは所望の性能を得ることができないことを表している。従って、エラーを出力して本処理を終了する。

なお、上述のフローチャートのキャリブレーションの仕組みは、適宜デジタルＰＬＬ回路３の調整に関する手順に置き換えても良い。例えば、実機評価時のゲイン設定手順や、工場出荷時の調整手順に置き換えてもよい。

〔第２のバリエーション〕
図１１は、第２のバリエーションに係るデジタルＰＬＬ回路３のブロック図である。このデジタルＰＬＬ回路３には、第１のバリエーションに係る図８に示す回路において、ループフィルタ７の比例項演算のパスに位相器感度調整部１７及びクリップ部１８が追加して設けられている。

図６、図７に示す周波数特性のうち、高周波帯域における位相遅れの影響が無視できない状況が想定されうる場合は、比例項については、式（９）に示す位相器感度調整ゲインＧ４を持つ位相器感度調整部１７を使用する。
Ｇ４＝２×Ｇ１＝Ｋａｄｊ ・・・式（９）
また、このとき位相器感度調整部１７の出力側にクリップ部１８を設けても良い。クリップ部１８は、制御出力が所定値よりも大きくなるのを防止してダイナミックレンジを制限することで、回路規模の削減、動作速度の向上を担保する。

〔第３のバリエーション〕
図１２は、第３のバリエーションに係るデジタルＰＬＬ回路３のブロック図である。このデジタルＰＬＬ回路３には、第２のバリエーションに係る図１１に示す回路において、ループフィルタ７の比例項演算のパスにさらに２パルス化部１９が追加して設けられている。そして、この２パルス化部１９は、他のオンオフ制御信号によって２パルス化機能のオンオフが制御される。

通常比例項のパスは２パルス化オフで使用し、高ゲイン設定時にクリップ処理等の比例項パスのダイナミックレンジ制限により影響の出る場合に、２パルス化部をオンにし、ゲイン設定を１／２にすることを試行する。この場合、クリップ等による上下限値の抑制の影響と、２パルス化による位相遅れの影響とのトレードオフになるがより性能の出る方を選択可能とする。

次に、２パルス化処理について詳細に説明する。
２パルス化の実現に際しては、位相誤差検出が連続して行われた結果、元の位相誤差出力パルスが連続して発生するケースを考慮する必要がある。ここでは、位相誤差検出方式として、ＡＤＣサンプル値がゼロクロスする時の０に近い値を位相誤差検出値として用いる方式を想定する。

位相誤差検出が連続して行われるのは、光ディスクの再生波形に対して、再生用クロックの周波数誤差が大きい場合である。通常、再生用クロックの周波数は制御されており、周波数誤差がＰＬＬのキャプチャレンジに入る程度にまで小さくされた後に、ＰＬＬの制御が動作するようになっている。

そうすると、位相誤差検出が連続して行われるのは、ゼロクロスが再生クロック２クロック分で発生するに対して、若干の周波数誤差が存在する状況で処理された場合に限定される。即ち、ゼロクロスが再生波形中の最短周期２Ｔの波形部分に対して発生し、再生クロックの周波数が低い場合に限定される。この発生頻度は高くないと考えられるため、厳密に位相誤差検出が連続が行われるケースまで考慮して２パルス化処理部を構成しなくても、それが性能差として顕在化する可能性は低いと考えられる。

図１３（１）は、２パルス化の回路構成を示し、図１３（２）は、その信号処理例を示している。
この２パルス化回路は、２パルス化によって検出値出力が重なる部分では、加算結果を出力する。このため、位相誤差出力のダイナミックレンジを制限する目的でクリップ回路を設けても良い。

図１４（１）は、他の２パルス化の回路構成を示し、図１４（２）は、その信号処理例を示している。
この２パルス化回路は１パルス延長して出力するものであり、パルス数が連続する場合に最初のパルス出力を連続数＋１パルスにして出力する。

さらに２パルス化回路として種々のバリエーションが考えられる。
例えば、連続する最初のパルスだけを処理するようにしても良い。また短周期で検出が行われるものに対する検出誤差のフィードバック制御は実施しないようにしても良い。

本発明の代表的な構成要素を例示すると以下のように示すことができる。

＜図２について＞
２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部（１０）と、
前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部（１１，１２）と、
前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部（７）とを備え、
前記位相器感度調整部は、
前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部（１１）と、
前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部（１２）とを有するＰＬＬ回路。

＜図２について＞
前記ループフィルタ部（７）は、
前記調整パルス信号にＰＩ制御演算を施して、前記フィードバック制御用パルス列信号を生成する制御信号演算部（１３，１４，１５，１６）を備えたＰＬＬ回路。

＜図８について＞
前記２パルス化部は、
前記拡張パルス信号を生成する機能の有効、無効を外部からの信号に基づいて切り換える機能切換部（１１）を備えたＰＬＬ回路。

＜図２について＞
前記位相器感度調整部（１１、１２）の前記増幅部（１２）のゲインは、前記２パルス化部（１１）が設けられていない場合のゲインの約１／２であるＰＬＬ回路。

＜図１４について＞
前記２パルス化部（１１）は、前記位相誤差パルス信号が連続して入力される場合は、最初に入力されたパルス信号を連続数＋１パルスの時間幅の拡張パルス信号として出力するように構成されたＰＬＬ回路。

＜図１１について＞
２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部（１０）と、
前記位相誤差パルス信号を調整した第１及び第２の調整パルス信号を生成する位相器感度調整部（１１，１２，１７，１８）と、
前記第１及び第２の調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部（１３，１４，１５，１６）とを備え、
前記位相器感度調整部は、
前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部（１１）と、
前記拡張パルス信号の振幅を増幅して前記第１の調整パルス信号を生成する第１の増幅部（１２）と、
前記位相誤差パルス信号の振幅を増幅して前記第２の調整パルス信号を生成する第２の増幅部（１７）と
を有するＰＬＬ回路。

＜図１２について＞
前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする他の拡張パルス信号を生成する他の２パルス化部（１９）を更に有し、
前記第２の増幅部に代る新たな増幅部（１７）は、前記他の拡張パルス信号の振幅を増幅して前記第２の調整パルス信号を生成するＰＬＬ回路。

＜図１について＞
上記ＰＬＬ回路（１）と、
前記ＰＬＬ回路（１）からのフィードバック制御用パルス列信号をアナログ制御信号に変換するＤＡ変換部（４）と、
前記アナログ制御信号に対応して、前記抽出クロックの周波数を変換する電圧制御発信部（５）と
を備えたＰＬＬ装置。

＜図１について＞
前記２値化された再生データは、光ディスク（Ｄ）からの再生ＲＦ信号をＡ／Ｄ変換したデジタルＲＦ信号であるＰＬＬ装置。

＜図２について＞
２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成し、
前記位相誤差パルス信号を調整して当該位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成し、
前記拡張パルス信号の振幅を増幅して調整パルス信号を生成し、
前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するＰＬＬ制御方法。

尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明を用いた光ディスク再生装置の構成の一部を示す図。 第１の実施の形態のデジタルＰＬＬ回路のブロック図。 本実施の形態のデジタルＰＬＬ回路の伝達関数を示す図。 従来のデジタルＰＬＬ回路の構成を示すブロック図。 従来のデジタルＰＬＬ回路の伝達関数を示す図。 それぞれの伝達関数に基づいて求めた周波数特性を示す図。 それぞれの伝達関数に基づいて求めた周波数特性を示す図。 第１のバリエーションに係るデジタルＰＬＬ回路のブロック図。 ２パルス化機能のオン/オフを動的に切り換える例を説明する図。 引き込みフェーズにおいて２パルス化機能を利用するか否かを判定するフローチャート。 第２のバリエーションに係るデジタルＰＬＬ回路のブロック図。 第３のバリエーションに係るデジタルＰＬＬ回路のブロック図。 ２パルス化の回路構成とその信号処理例を説明する図。 ２パルス化の回路構成とその信号処理例を説明する図。

符号の説明

１…位相比較制御装置、２…ＡＤＣ、３…デジタルＰＬＬ回路、４…ＡＤＣ、５…電圧制御発信器、６…位相比較器、７…ループフィルタ、１０…位相誤差検出部、１１…２パルス化部、１２…位相器感度調整部、１３…ループフィルタ調整部、１４…積分器、１５…ループフィルタ調整部、１７…位相器感度調整部、１９…２パルス化部。

Claims (10)

1. ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部と、
   前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部と、
   前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部とを備え、
   前記位相器感度調整部は、
   前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部と、
   前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部とを有することを特徴とするＰＬＬ回路。
2. 前記ループフィルタ部は、
   前記調整パルス信号にＰＩ制御演算を施して、前記フィードバック制御用パルス列信号を生成する制御信号演算部を備えたことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記２パルス化部は、
   前記拡張パルス信号を生成する機能の有効、無効を外部からの信号に基づいて切り換える機能切換部を備えたことを特徴とする請求項２に記載のＰＬＬ回路。
4. 前記位相器感度調整部の前記増幅部のゲインは、前記２パルス化部が設けられていない場合のゲインの約１／２であることを特徴とする請求項２に記載のＰＬＬ回路。
5. 前記２パルス化部は、前記位相誤差パルス信号が連続して入力される場合は、最初に入力されたパルス信号を連続数＋１パルスの時間幅の拡張パルス信号として出力するように構成されたことを特徴とする請求項２に記載のＰＬＬ回路。
6. ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部と、
   前記位相誤差パルス信号を調整した第１及び第２の調整パルス信号を生成する位相器感度調整部と、
   前記第１及び第２の調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部とを備え、
   前記位相器感度調整部は、
   前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部と、
   前記拡張パルス信号の振幅を増幅して前記第１の調整パルス信号を生成する第１の増幅部と、
   前記位相誤差パルス信号の振幅を増幅して前記第２の調整パルス信号を生成する第２の増幅部と
   を有することを特徴とするＰＬＬ回路。
7. 前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする他の拡張パルス信号を生成する他の２パルス化部を更に有し、
   前記第２の増幅部に代る新たな増幅部は、前記他の拡張パルス信号の振幅を増幅して前記第２の調整パルス信号を生成することを特徴とする請求項６に記載のＰＬＬ回路。
8. 請求項１乃至７のうちいずれか１項に記載のＰＬＬ回路と、
   前記ＰＬＬ回路からのフィードバック制御用パルス列信号をアナログ制御信号に変換するＤＡ変換部と、
   前記アナログ制御信号に対応して、前記抽出クロックの周波数を変換する電圧制御発信部と
   を備えたことを特徴とするＰＬＬ装置。
9. 前記２値化された再生データは、光ディスクからの再生ＲＦ信号をＡ／Ｄ変換したデジタルＲＦ信号であることを特徴とする請求項８に記載のＰＬＬ装置。
10. ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成し、
    前記位相誤差パルス信号を調整して当該位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成し、
    前記拡張パルス信号の振幅を増幅して調整パルス信号を生成し、
    前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成すること
    を特徴とするＰＬＬ制御方法。

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