以下、図面を用いて本発明の実施形態を説明する。
図1は、本発明の実施形態におけるディスク装置の構成を示す図である。図1の装置では、予め蛇行するトラックが形成された光ディスクDに対して光ビームを照射して情報信号を記録再生する。本実施形態では、光ディスクDとしてDVD−Rを用いる。
図1において、101は映像データなどの情報データを入力する入力部、102は再生されたデータを出力する出力部である。103は、記録時においては入力された情報データを処理して記録に適した形態に変換し、再生時においては、ディスクからの反射光を処理すると共に再生データを処理して出力する信号処理部である。104はレーザドライバ、105はレーザビームを照射するレーザダイオードである。
106はビームスプリッタ、107はレンズである。112はレーザダイオード105の出射パワーを計測するフロントモニターである。レーザダイオード105、ビームスプリッタ106、レンズ107、フロントモニター112は光ピックアップユニット(OPU)113を構成する。108は光ディスクDを回転させるスピンドルサーボ回路であり、公知のスピンドルモータを含む。スピンドルサーボ回路108は、後述の様に信号処理部103から出力されるスピンドルエラー信号に従ってディスクDの回転を制御する。
109はピックアップサーボ回路である。ピックアップサーボ回路109は、OPU113を移動するピックアップモータと、レンズの位置を移動させるアクチュエータを有している。そして、ピックアップサーボ回路109は、後述の様に信号処理部103から出力されたフォーカスエラー、トラッキングエラー信号に従って、ディスクDに対するレーザビームの照射位置、フォーカスを制御する。
110はCPUを含むシステム制御部であり、操作部111からの指示によって各部を制御する。111は電源スイッチや記録、再生スイッチなど、各種のスイッチを有する操作部である。
記録時においては、入力された情報データに対し、信号処理部103により必要な処理を施す。そして、記録データに対してNRZI変調処理を行い、NRZI変調処理後の記録データの1、0のマーク長に応じて、レーザドライバを駆動するための変調信号(ライトストラテジー信号)を生成し、LDD104に出力する。LDD104は、103の出力信号に応じた電流を出力してレーザダイオード105のレーザビーム出射量を制御し、ビームスプリッタ106、レンズ107を介してディスクD上にビームを照射する。
DVD−Rでは、記録時にはディスク上のウォブル周期に同期したクロックでデータ記録を行う必要がある。またウォブルにはディスク上の位置情報を示す物理アドレス情報が埋め込まれている。このため、再生時、記録時ともに、ディスク反射光からウォブル信号を再生して、ウォブル信号に同期した記録クロックを生成すると共に、ウォブルに埋め込まれたアドレス情報を再生する必要がある。
具体的には、ディスクDに対してレーザダイオード105によりレーザビームを照射する。そして、ディスクDからの反射光をビームスプリッタ102により受け、信号処理部103に送る。信号処理部103では、ディスクからの反射光を処理してウォブル信号を生成し、ウォブル信号を用いて記録用のクロックを生成するとともに、アドレス再生を行う。
また、再生時においては、ディスクDからの反射光を信号処理部103に送り、再生されたデータに同期したクロックを生成する。そして、この再生クロックに従ってディスクDに既に記録された情報データを検出して出力する。
次に、本実施形態の特徴的な構成である、信号処理部103について説明する。
また、再生時においては、ディスクDからの反射光を信号処理部103に送り、再生されたデータに同期したクロックを生成する。そして、この再生クロックに従ってディスクDに既に記録された情報データを検出して出力する。
次に、本実施形態の特徴的な構成である、信号処理部103について説明する。
図2は信号処理部103の構成を示す図であり、信号処理部103は、三つの集積回路から構成される。201は光電変換IC(OEIC:Optical Electrical IC)、202はアナログフロントエンド(AFE)、203はデジタル処理回路である。OEIC201、AFE202はそれぞれアナログ信号処理回路として機能し、デジタル処理回路203はデジタル信号処理回路として機能している。そして、AFE202の各回路を一つのアナログ集積回路として構成し、デジタル処理回路203の各回路を一つのデジタル集積回路として構成する。
図2において、ビームスプリッタ102からの反射光が受光センサ201aに出力される。受光センサ201aは、反射光を受けて光−電流変換を行い、受光量に応じた電流値をI/V変換器アンプ201bに出力する。I/V変換器201bは、受光センサ201aから出力された電流値を電圧値に変換し、AFE202に出力する。
図3は受光センサ204aの様子を示している。受光センサ204aは、矢印302方向に移動するディスクDのトラック301に対して図3に示す様に配置される。受光センサ204は、図3に示す様に、A〜Hの八つの受光部を有する。すなわち、A〜DのメインセンサーとE〜Hのサブセンサーである。
そして、各受光部から電気信号が出力される。また、後述するデータ再生RF信号処理用にメインセンサーを加算した信号(A+B+C+D)も別途出力される。
図2に戻り、受光センサ201aの受光部A〜Dの出力信号が、AFE202におけるプレ処理部205、211に出力される。また、受光センサ201aの受光部A〜Hの出力信号が211に出力され、前述のメインセンサーを加算した信号がプレ処理部210に出力される。
また、ビームスプリッタ102における一部の信号はフロントモニターIC(FM)112に出力し、電気信号が信号処理部103へと出力される。
次に、ウォブル信号の処理について説明する。
プレ処理部205は、受光センサ204aの出力信号に対し、フィルタリングによるノイズ除去や、増幅処理等のプレ処理を施す。そして、受光センサ204aの出力を公知のプッシュプル法(A+D−B−C)により演算することで、ディスクDのトラックの蛇行周期に同期したウォブル信号を生成してAD変換器(ADC)206とLPP検出部209に出力する。
本実施形態において、ADC206はΔΣ型AD変換器を用いた。そして、ウォブルクロックを分周したパルスに従ってΔΣAD変換器のSW動作を行う。この様な構成により、ウォブル信号とウォブルクロックの分周パルスとの乗算処理を利用したヘテロダイン検波を行い、その結果としてウォブル信号とウォブルクロックとの位相差に応じた信号を得る。そして、この乗算結果の信号をデジタル信号に変換し、パラレル−シリアル変換部(P/S)207に出力する。
PLL208には、後述の様に、デジタル処理回路203におけるWBL処理部216から出力された6.54MHzの正弦波信号が供給されている。PLL208は、この正弦波信号の周波数を8逓倍し、DVD−R、2倍速記録時のクロック相当の52.32MHzの動作クロックを発生し、ADC206に対してサンプリングクロックとして出力する。また、PLL208は、この動作クロックをLPP検出部209及び、P/S207に出力する。PLL208の出力クロックは、本実施形態における記録用のクロックとして使用される。
ここで、ADC206について説明する。
図4はADC206の構成を示す図である。
図4において、ADC206は、スイッチ401、404、符号反転回路402、405、ΔΣAD変換器403、406、カウンタ407及び、分周器408から構成される。
ウォブル信号は、スイッチ401、404の一方の端子と、符号反転回路402、405に送られる。符号反転回路402、405はそれぞれ、入力されたウォブル信号の符号を反転してスイッチ401、404の他方の端子に出力する。
スイッチ401、404はそれぞれ、カウンタ407からの切り替え信号に従い、入力されたウォブル信号と符号反転回路402、405からの反転されたウォブル信号のうちの一方を選択してΔΣ型AD403、406に出力する。
カウンタ407はPLL208から出力された動作クロック(例えばDVDの2倍速なら52.32MHz)を186カウントすることで、ウォブル周波数(280KHz)に相当する矩形のサイン波信号とコサイン波信号を生成する。そして、これらの信号をスイッチ401、404の切り替え信号として出力する。
スイッチ401、404の出力は、それぞれΔΣAD変換器403、406により、1サンプル1ビットのデジタルデータに変換され、P/S207に出力される。
次に、ADC206について詳細に説明する。
本実施形態では、図4に示したADC206の機能を、ΔΣ型AD変換器の特徴を用いることで実現する。図7は、ADC206のうち、スイッチ401、符号反転回路402、及びΔΣAD403の回路構成を示す図である。
図7において、702、710はコンデンサ(キャパシタ)であり、その容量をそれぞれC0,C1とする。701、703、704、705、709、711、712、713はそれぞれコンデンサ702、710の周囲に配置され、決められたタイミングでオン、オフされるスイッチである。
そして、キャパシタ702、スイッチ701、703、704、705により一つのスイッチトキャパシタ回路717を構成する。また、キャパシタ710、スイッチ709、711、712、713により一つのスイッチトキャパシタ回路718を構成する。
706は容量C2のコンデンサ、707は反転アンプである。708は、PLL208からのクロックを分周器408により4分周したサンプリングクロックに応じて入力されたアナログ信号を閾値と比較して、比較結果に基づき、1サンプル1ビットのデジタル信号に変換するAD変換器である。AD変換器708の出力はP/S207に出力される。
714は、カウンタ407からの矩形波(切り替え信号)とタイミング信号生成部716からのタイミング信号とに基づき、スイッチ701、703、704、705のオン、オフを制御するスイッチ制御部である。また、715はAD変換器706の出力とタイミング信号生成部716からのタイミング信号とに基づいて、スイッチ709、711、712、713のオン、オフを制御するスイッチ制御部である。
図7において、コンデンサ702の周囲にはスイッチ701、703、704、705が接続されている。タイミング信号生成部716は、PLL208からの動作クロックを用いて、ウォブル信号周波数に関連した図11に示すタイミング信号1101、1102を生成し、スイッチ制御部714、715に出力する。タイミング信号1101、1102は、カウンタ407からの切り替え信号と同じ周波数の信号であり、互いにハイレベル期間がオーバーラップしない信号である。
スイッチ制御部714は、カウンタ407からの矩形波のレベルと、タイミング信号1101、1102に基づいて、各スイッチのオン、オフを制御する。
また、スイッチ703とスイッチ711は、図7のA点を通じて反転アンプ707のマイナス端子に接続されており、反転アンプ707のマイナス端子と出力端子の間にはコンデンサ706が接続されている。
A点に流れ込んだ電荷は、反転アンプ707のマイナス端子のインピーダンスが十分大きければ全てコンデンサ706に流れると考えることができ、またA点は仮想接地と考えることができる。
ここで、カウンタ407からの矩形波がローレベルであった場合、信号1101によりスイッチ701、705を切り替え、信号1102によりスイッチ703、704を切り替える。即ち、信号1101がハイレベルとなるタイミングではスイッチ701、705がオンになり、スイッチ703、704はオフされる。
これにより、コンデンサ702にQ=C0×Vinに相当する電荷がチャージされる。次に、信号1102がハイレベルとなるタイミングではスイッチ703、704がオンになり、スイッチ701、705はオフされる。
これにより、コンデンサ702にチャージされた電荷が、全てコンデンサ706に移される。
一方、カウンタ407からの矩形波がハイレベルであった場合、信号1101によりスイッチ701、703を切り替え、信号1102によりスイッチ704、705を切り替える。即ち、信号1101がハイレベルとなるタイミングではスイッチ701、703がオンになり、スイッチ704、705はオフされる。
これにより、VinとC0とで定まる電荷がコンデンサ702から引き抜かれる。
また、信号1102がハイレベルとなるタイミングでは、スイッチ704、705がオンになり、スイッチ701、703はオフされる。これにより、コンデンサ702がディスチャージされる。
このように各スイッチを制御することにより、コンデンサ706のチャージの方向を反転させることができ、結果として符号反転を実現することができる。
また、ΔΣ型AD変換器として動作させるために、スイッチ709、711、712、713の制御が必要である。
即ち、スイッチ制御部715は、AD変換器708の出力が0の場合は、信号1101によりスイッチ709、713を切り替え、信号1102によりスイッチ711、712を切り替える。即ち、信号1101がハイレベルとなるタイミングでスイッチ709と713がオンになり、Q=C1×Vrefに相当する電荷がコンデンサ710にチャージされる。
一方、AD変換器708の出力が1の場合は、信号1101によりスイッチ709、711を切り替え、信号1102によりスイッチ712、713を切り替える。即ち、信号1101がハイレベルとなるタイミングでスイッチ709と711がオンになり、Q=C1×Vrefに相当する電荷がコンデンサ710から引き抜かれる。そして、信号1102がハイレベルとなるタイミングでスイッチ712と713がオンになることで、コンデンサ710がディスチャージされる。
この様に各スイッチを制御することにより、ウォブル信号の電圧VinはC0/C2倍され、基準信号の電圧VrefはC1/C2倍される。そして、これらが加算されたのち積分されることになり、ウォブル信号をカウンタ407からの矩形波で符号反転した信号をデジタル信号に変換するΔΣ型AD変換器として動作させることがでる。
以上が、ADC206のうち、スイッチ401、符号反転回路402、及びΔΣAD403の構成についての説明であるが、スイッチ404、符号反転回路405、及びΔΣ型AD406も、図7に示した構成により同様に実現できる。
次に、ランドプリピット検出部209について説明する。
DVD−Rにおいては、ディスク上のトラックにおける所定の位置にランドプリピット(LPP)が形成されている。このランドプリピットは、ウォブル信号に対して所定の位相を有しており、このランドプリピットを検出することでディスク上のアドレスを検出することができる。図5(a)は、ウォブル信号とLPPの波形を示している。ウォブル信号のレベルをしきい値502と比較することにより、LPP波形501を検出することができる。
図5(b)はLPP検出部209の構成を示す図である。
図5(b)において、比較器503にはプレ処理部205からのウォブル信号が入力される。また、カウンタ504は、PLL208から出力された52MHzの動作クロックを0〜185までカウントする。そして、185までカウントすると0に自己リセットする。
比較器503は、このウォブル信号のレベルと閾値とを比較する。そして、信号レベルが閾値よりも小さくなったことを検出すると、その時点でのカウンタ504のカウント値を取得して、LPPの検出タイミングを示すデジタル信号として出力する。
カウンタ504が0〜185までカウントする周期は、ウォブル信号の周期に等しい。そのため、比較器503によりLPPを検出した時点におけるカウンタ504のカウント値を取得することで、ウォブル信号に対するLPPの位相を検出することができる。
図2に戻り、P/S207は、PLL208からのクロックに従い、ADC206からのデジタル信号と、LPP検出部209からの出力データとを多重してシリアル信号に変換し、デジタル処理回路203に送る。また、P/S207は更に、所定のタイミングで同期データを多重してデジタル処理回路203に送る。
また、PLL208からの動作クロックは、P/S207からのデジタルデータとは独立にデジタル処理回路203に送られる。このPLL208からのクロック(ウォブルクロック)は、デジタル処理回路203において、記録用のクロックとして使用される。
デジタル処理回路203において、シリアル−パラレル変換部(S/P)215は、PLL208からのクロックに従い、P/S207から出力されたデジタルデータを入力する。そして、図2におけるΔΣAD変換器403、406の出力、LPP検出データをそれぞれ分離してウォブル処理部(WBL)216に送る。
S/P215は、PLL208からのクロックに応じて、入力したシリアルデータを保持するシフトレジスタと、入力したシリアルデータ列から同期データを検出し、パラレルデータの出力タイミングを制御するタイミング制御部を持つ。
図6はWBL処理部216の構成を示す図である。
図6において、図4のΔΣAD変換器403、406の出力がS/P215により分離され、平均化フィルタ601、602に出力される。平均化フィルタ601、602は、入力された1ビットのΔΣADCの高域ノイズをカットし、多ビット化するデシメーションフィルターの効果と共に、デジタルデータを時間方向に平均化し、サンプリングレートの低いデジタルデータに変換して、後段の処理速度を緩和させる。フィルタ結果はそれぞれ乗算器603、604に出力する。
乗算器603、604はそれぞれ、平均化フィルタ601、602の出力に対し、AGC回路606からのゲインを乗算する。そして、乗算器603は乗算結果をRMS回路607に出力する。また、乗算器604は乗算結果をループフィルタ605とRMS回路607に出力する。
RMS回路607は、各乗算器からの出力信号を、それぞれ2乗してから加算し、平方根を求めることで実効値(RMS:Root Mean Square)を求める。そして、その結果をAGC回路606に出力する。AGC回路606は、RMS値と所定の基準値との誤差を積分し、積分結果を乗算器603、604に出力することで、平均化フィルタ601、602の出力ゲインを一定に保つ。
乗算器604から出力された信号は、後述するように、PLL208からのクロック(ウォブルクロック)と再生されたウォブル信号(再生データ)との位相差を示している。ループフィルタ605はこの位相差信号を平均化することで周波数誤差信号に変換し、ウォブルエラー信号としてデジタルVCO608とサーボ処理部221に出力する。
デジタルVCO608は、ループフィルタ605からの周波数情報に従って正弦波を発生し、PLL208に出力する。ここで、本実施形態では、図2に示す固定クロック発生部219から108MHzのクロックをデジタル発振器(VCO)608に供給する。そして、デジタルVCO608から約6.54MHz程度の正弦波を発生する。
ここで、プレ処理部205が出力するウォブル信号と、カウンタ407が出力する矩形のサイン波・コサイン波の関係について、図8〜図10を用いて説明する。
図8において、801はプレ処理部205が出力するウォブル信号である。また、802は、カウンタ407が出力し、スイッチ404に出力される矩形のコサイン波である。803はスイッチ404の出力である。図8では、ウォブル信号801の山、谷が最大となるタイミングで、矩形波402の符号が反転している。この状態は、ウォブル信号と、カウンタ407が生成したコサイン波形の位相が合致している状態である。
また、カウンタ407からの矩形波の位相が遅れている場合が図9の901、902の状態、カウンタ407からの矩形波の位相が進んでいる場合が図10の1001、1002の状態である。903、1003はそれぞれ、カウンタ407からの矩形波の位相が遅れている場合、進んでいる場合のスイッチ404の出力を示している。
カウンタ407からの矩形波の位相が遅れている場合、903に示すように、スイッチ404の出力が803に比べて点線を超える部分が多く、平均するとプラスとなる。反対に、カウンタ407からの矩形波の位相が進んでいる場合は、1003に示すように、スイッチ404の出力が803に比べて点線を超える部分が少なくなり、平均するとマイナスとなる。
このように、スイッチ404の出力をウォブル信号とカウンタ407からの矩形波との位相誤差、即ち、記録クロックに対するウォブル信号の位相変動量として扱うことができる。
そこで、この位相誤差信号をΔΣAD406でデジタル信号に変換して、平均化フィルタ602で多値のデジタルデータに変換した結果が、多値のデジタル位相誤差信号として乗算器604に出力される。
また、804はカウンタ407が出力し、スイッチ401に出力される矩形のサイン波、805はスイッチ401の出力である。404、405の波形は、例えばDVDの2倍速時であれば280KHzのウォブル信号を、直交する2つの軸で直流に折り返した結果であり、当該2つの波形のRMS値を求めることで、振幅値を求めることができる。
次に、図2に戻り、再生RF信号の処理について説明する。
プレ処理部210は、受光センサ204の出力信号に対し、増幅処理等の処理のプレ処理を施す。そして、受光センサ204における受光部A〜Dの出力を全て加算することにより、再生データを検出するためのRF信号を生成し、アナログ信号の状態でデジタル処理回路203に出力する。
デジタル処理回路203において、RF処理部217は、入力された再生RF信号から元のデジタルデータを検出して再生系処理部218に出力する。
図12は、RF処理部217の構成を示す図である。
図において、プレ処理部210からのアナログRF信号がプレフィルタ1201に入力され、不要な周波数帯域の成分、ここでは高周波数成分が除去される。このプレフィルタ1201は、次段のAD変換器1202でAD変換する際に高域の折り返しが出ないように、AD変換器1202におけるサンプリング周波数の半分以上の周波数帯域を除去しておくためのアンチエイリアスフィルタである。
AD変換器1202は、プレフィルタ1201によりフィルタ処理された再生信号を、図2の固定クロック発生部219からのクロックに従ってサンプリングする。そして、1サンプルnビット(nは2以上の整数)デジタル信号に変換してデジタルフィルタ1203に出力する。本実施形態において、DVD−Rからの4倍速再生時でのプレフィルタ1201に入力される再生信号の周波数は101.6MHzであり、2倍速再生時においては4倍速再生時の半分である50.8MHzである。また、AD変換器1202には、固定クロック発生部219により生成された108MHzの基準クロックが供給されており、AD変換器1202はこの108MHzのクロックに従ってプレフィルタ1201からの信号をサンプリングする。
デジタルフィルタ1203は、AD変換器1202からのデジタルデータに対し、以下を目的としてフィルタ処理を行う。
(1)不要な高域を落とす。
(2)デジタルデータのサンプル数を増加させ、次段の補間部1204で必要な4倍オーバーサンプルデータを生成する。
まず、(1)について、図17を用いて模式的に説明する。
図17の1701は、プレフィルタ1201の周波数特性を示す図である。1701に示した様に、プレフィルタ1201は、AD変換器1202のサンプリング周波数である108MHzの半分の54MHz以上の帯域を低減している。
また、図17の1702は、後述の様に、AD変換後、デジタルフィルタ1203、及び補間部1204による処理を通じた周波数特性を示している。補間部1204から出力されるデータの周波数特性は、25MHz以上の帯域が低減されている。
次に、(2)の点について説明する。
本実施形態では、次段の補間部1204において、固定周波数の動作クロックに従いAD変換されたデータから、再生信号に同期したクロックのタイミングに応じた位置の再生データを生成する。そのため、AD変換器1202から出力されたデジタルデータのサンプル数を増加させる。具体的には、AD変換器1202からのデジタルデータにおける二つのサンプル間に三つのサンプルを挿入した4倍オーバーサンプルのデジタルデータを生成する。
図14を用いてこの様子を説明する。
図14(a)は、AD変換器1202からの二つのサンプル間に三つのサンプルを挿入した様子を示している。図中の白丸はAD変換器1202からの出力データで、黒丸が挿入したサンプルである。ただし、図14(a)では、挿入したサンプルの値は0である。そして、AD変換器1202からの出力サンプル(白丸)を用いて演算(補間)し、この様に挿入されたサンプル(黒丸)の値を求める。
図14(b)はこの様に補間演算した結果を示す図である。
図14(b)に示すA,B,Cの三つのサンプル値が、複数のDのサンプル値を用いて求められる。
図13はこの様な処理を行うデジタルフィルタ1203の構成を示す図である。
図13に示した様に、デジタルフィルタ1203は、20タップのFIRフィルタを四つ並べた構成とする。なお、各FIRフィルタをnタップの構成とし、タップ数、及びタップ係数は再生信号の周波数に応じて適宜設定することが可能である。
そして、AD1202から出力されたデジタルデータの各サンプルが、四つのFIRフィルタ1301〜1304に対し、それぞれ出力される。
各FIRフィルタのタップ係数は、それぞれ、図14(b)におけるサンプルA,B,C,Dの位置に対応して設定されている。そして、各FIRフィルタは入力されたサンプル(ここでは連続した20個のサンプル)値を用いて演算を行い、それぞれ、図14(b)におけるサンプルA,B,C,Dの値を算出する。その結果、FIRフィルタ1301〜1304からは、図14(b)における一つの白丸と三つの黒丸からなるサンプルA〜Dが同時に出力される。
これにより、AD変換器1202を実際に108MHz×4=432MHzで動作させること無く、基準クロックの4倍の周波数でサンプリングしてAD変換した結果と等しいオーバーサンプルデータを得ることができる。
補間部1204には再生データの他に、システム制御部110からの再生クロックの中心周波数情報と、ループフィルタ1208からの周波数変動の情報が与えられている。そして、これらの周波数情報を用いて、再生データに同期したクロックのタイミングを算出し、算出したクロックタイミングにおける再生データを生成する。
図15は補間部1204の構成を示す図である。
図15において、デジタルフィルタ1203から並列に出力された四つのサンプルA〜Dは、セレクタ1501と1502に供給される。ただし、サンプルDだけは遅延部1504により1クロック期間遅延されてセレクタ1502に供給される。
変換部1508は、システム制御部110からの再生倍速に応じた再生クロックの中心周波数情報から、ループフィルタ1208からの周波数変動の情報を減算し、更に周波数の逆数に変換する。これにより、次のクロックタイミングまでの間隔Δtを算出し、加算部1506に出力する。
変換部1508に出力される周波数情報は、後述の様に、再生信号に位相同期したクロックの周波数変動を示す情報である。この周波数情報をクロックタイミングの情報に変換することにより、再生データの位相変動に同期したクロックタイミングを得ることができる。
加算部1506のもう一方の入力には、レジスタ1507からの位置情報が入力される。レジスタ1507は、108MHzの基準クロック位置からの前回の再生データの位置情報が格納されており、加算部1506はこれらを加算して区間判別部1505に出力する。
具体的には、加算部1506は、レジスタ1507の値と変換部1508からの値を加算した和から、基準クロック期間に対応した所定値を減算した結果を出力する。
区間判別部1505は、再生データのクロックタイミングがサンプルA〜Dを両端とする4系列データのどの区間に入っているかを判別する。そして、サンプルA〜Dのうち、判定した当該区間の両端のサンプルを選択して線形補間部1503に出力するよう、2ビットの制御信号をセレクタ1501、1502に出力する。また、判定結果に従い、更新されたクロックタイミングの基準クロックからの時間情報を算出してレジスタ1507に出力する。
更に、区間判別部1505は、判定した区間と、基準クロックからの時間情報とに従い、セレクタ1501、1502からのサンプル値を用いて補間演算を行う際に用いる比率を線形補間部1503に出力する。
更に、区間判別部1505は、基準クロック間に再生データのクロックタイミングが存在するか否かに応じて、クロックイネーブルの信号を出力する。
次に、図12の補間部1204の動作の様子を、図16を用いて説明する。
図16において、図14と同様、白丸がAD変換部1202から出力されたサンプリングデータ、黒丸がデジタルフィルタ1203により生成された4倍オーバーサンプリングデータである。また、1601、1602の三角が、再生データとして検出すべきサンプルであるとする。また、ts1〜ts5は108MHzの基準クロックのタイミングであり、t1、t2はそれぞれ、再生データに位相同期したクロックによる再生データの検出位置を示している。2倍速再生時においては、再生データの周波数は50.8MHzであるとする。
今、検出データ1602を生成しようとしているものとする。
この場合、レジスタ1507には、基準クロックのタイミングtsからの前回のデータ検出点t1の時間差A1を示す値が保持されている。そして、変換部1508により再生クロック周波数の逆数を演算することで、再生データのクロック期間Δtを求める。t1にΔtを加えることで、再生データに同期した次のクロックタイミングt2を求める。その結果、レジスタ1507の値は、基準クロックタイミングtsとt2との差であるA2の値に更新される。
また、この時、基準クロックts2とts3の間には再生データのクロック点が無いので、クロックがディスエーブルされる。1607はクロックイネーブル/ディスエーブルを示す2値信号であり、この2値信号1607が図2のビタビ検出部1205、復調部1206、位相検出部1207、ループフィルタ1208に出力される。これら各回路は、クロックイネーブル期間だけ動作する。
また、区間判別部1505は、このA2の値に基づいて、再生データのクロックタイミングが、基準クロックの期間1605におけるどの区間に存在するかを判別する。
具体的には、基準クロックの区間1605を、その間に含まれた隣接する二つのサンプルで四つの区間I〜IVに区切る。そして、再生データのクロックタイミングt2が、この四つの区間の何れに含まれるかを判別する。
図16では、区間Iに含まれていることがわかる。
従って、区間Iの両隣接サンプル1603、1604をセレクタ1501、1502により選択し、これらのサンプル値を線形補間演算することにより、再生データの検出タイミングにおけるデータ1602の値を算出する。
同様に、再生データに同期したクロックの次のタイミングはt3となる。
この時、基準クロックts4とts5の間には再生データのクロック点が無いので、クロックがディスエーブルされる。
2倍速再生時においては、再生データのクロック周波数が50.8MHzであり、一方、AD変換時の基準クロック周波数は108MHzである。そのため、108MHzのクロックタイミングのうち、ほぼ2クロックに1回、再生データのクロックタイミングが存在しない期間がある。図16では、1606、1608がディスエーブル期間に相当する。
図12に戻って説明を続ける。
補間部1204により検出されたデータはビタビ復号部1205と位相検出部1207に出力される。また、再生データの検出タイミングで無い場合にクロックをディスエーブルする信号を生成し、ビタビ復号部1205、復調部1206、位相検出部1207、及びループフィルタ1208に出力する。
ビタビ復号部1205は、補間部1204から出力された再生データから1サンプル1ビットの2値デジタルデータを検出し、復調部1206に出力する。復調部1206は再生データに対して所定の復調処理を施して、図2の再生系処理部218に出力する。
また、位相検出部1207は、補間部1204から出力された、再生データに同期したクロック点での再生信号レベルに基づいて、再生した情報信号の位相変動量を検出し、ループフィルタ1208に出力する。ループフィルタ1208は、位相検出部1207の出力をラグリード積分処理することにより周波数情報に変換し、補間部1204に出力する。このように、補間部1204、位相検出部1207、ループフィルタ1208により、再生データに同期したクロックを生成するためのPLLが構成されている。
再生系処理部218は、RF処理部217から出力された再生データに対し、エラー訂正処理や復号処理など、必要な処理を施し、図1の出力部102に出力する。
この様に再生RF信号を処理することにより、再生データが得られる。
次に、サーボ系の処理について説明する。
プレ処理部211には、受光センサ204aの受光部A〜Hからの八つの出力信号がそれぞれ独立に供給される。プレ処理部211は、受光センサ204からの出力信号に対し、それぞれフィルタリング処理や増幅処理等の処理のプレ処理を施し、ADC212に出力する。
ADC212は、受光部A〜Hの八つの出力信号をそれぞれデジタル信号に変換する8個のAD変換器から構成される。ADC212は8個のΔΣAD変換器からなり、ΔΣADC変換器はそれぞれ、分周器214から供給されるクロックに従って入力信号をサンプリングし、公知のΔΣの1ビットデジタル信号に変換してP/S213に出力する。
分周器214は、デジタル処理回路203の固定クロック発生部229から供給された固定周波数、ここでは108MHzのクロック、を8分周してADC212とP/S213に供給する。
P/S213は、デジタル処理回路203からの固定周波数のクロックに従い、ADC212から出力された八つのデジタル信号をシリアル信号に変換して多重する。更に、P/S213は、所定のタイミングで同期データを多重してデジタル処理回路203に送る。この実施形態では受光センサ204aが八つの出力であるため、ADC212は8個のΔΣADCからなるが、受光センサ204aの出力の数に応じてΔΣADCの数を変えて良い。
デジタル処理回路203において、S/P220は、固定クロック発生部229からのクロックに従い、P/S213から出力されたデジタルデータを入力し、サンプル毎のパラレルデータに変換してサーボ処理部221に送る。
また、サンプル毎のタイミング信号をSRVCLK(図2においては13.5MHz)としてサーボ処理部221に出力する。サーボ処理部221はSRVCLKに同期して動作する。
S/P220は、固定クロック発生部219からのクロックに応じて入力したシリアルデータを保持するシフトレジスタを有する。そして、入力したシリアルデータ列から同期データを検出し、パラレルデータの出力タイミングを決定する。
サーボ処理部221は、S/P220から出力された各受光部A〜Hの出力データに対し公知の作動プッシュプル法に基づくマトリクス演算を行う。そして、この演算結果により、ピックアップユニットと目標トラックとの間の位置ずれを示す、トラッキング制御のためのトラッキングエラー信号を生成する。
また、サーボ処理部221は、S/P220から出力された各受光部A〜Hの出力データに対し、公知の批点収差法に基づくマトリックス演算を行う。そして、この演算結果により、ディスクDに対するレーザビームのフォーカスずれを示す、フォーカス制御のためのフォーカスエラー信号を生成する。
更に、サーボ処理部221は、WBL処理部216からの位相エラー信号に基づいて、ディスクDの目標速度に対する実際の回転速度のずれを示すスピンドルエラー信号を生成する。
そして、トラッキングエラー信号、フォーカスエラー信号及びスピンドルエラー信号に対し、サーボ処理内のDSPによりフィルタリング等の信号処理を行い、それぞれDA変換器222に出力する。DAC222は、入力されたトラッキングエラー信号、フォーカスエラー信号及びスピンドルエラー信号をそれぞれアナログ信号に変換する3個のAD変換器を有する。
そして、トラッキングエラー信号とフォーカスエラー信号をそれぞれアナログ信号に変換して、図1のピックアップサーボ回路109に出力する。また、スピンドルエラー信号をアナログ信号に変換して、図1のスピンドルサーボ回路108に出力する。
最後に、記録系処理部223について説明する。
記録系処理部223は、入力部101から入力された情報データに対し、符号化処理やエラー訂正符号化処理などの必要な処理を施す。そして、PLL208から出力されるWBLCLKに従ってデータを変調し、AFE202内のパワー制御回路224に出力する。パワー制御回路はフロントモニターIC112の出力からレーザダイオード105の出射パワーを計測し、出射パワーが最適になるように、レーザドライバ104を駆動する。
この様に、本実施形態では、所定の周期で蛇行するトラックが形成されたディスク状記録媒体に対して光ビームを照射する照射手段と、前記ディスク状記録媒体からの前記光ビームの反射光を受光し、電気信号を出力する受光手段と、前記受光手段からの出力信号に基づいて前記トラックの蛇行周期に係る周波数を有するウォブル信号を生成する信号生成手段と、制御信号の周波数を逓倍することによりクロックを生成するクロック生成手段と、前記クロックに基づいて前記ウォブル信号に応じた周波数の信号を生成し、前記ウォブル信号と前記ウォブル信号に応じた周波数の信号とを乗算処理することにより前記ウォブル信号と前記クロックとの位相差に応じた信号を出力する乗算手段と、前記乗算手段の出力信号をデジタル信号に変換するAD変換部と、前記AD変換部から出力されたデジタル信号をシリアルデータに変換して出力するシリアル変換部と、前記シリアル変換部から出力されたシリアルデータを入力し、前記シリアルデータから前記ウォブル信号とクロックとの位相差に応じたデジタル信号を検出する受信手段と、前記受信手段により検出されたデジタル信号に基づいて前記ウォブル信号と前記クロックとの位相差を検出する位相差検出手段と、前記位相差検出手段により検出された位相差に応じて前記ウォブル信号に同期した前記制御信号を生成し、前記生成した制御信号を前記クロック生成手段に出力する制御信号生成手段と、所定の周波数の固定クロックを生成する固定クロック生成部と、前記受光手段からの出力信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するためのRF信号を生成するRF信号生成部と、前記RF信号生成部から出力されたRF信号を前記固定クロックに応じてデジタル信号に変換する第2のAD変換部と、前記第2のAD変換部から出力されたデジタル信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するデータ検出手段と、前記固定クロックを分周する分周手段と、前記受光手段からの出力信号を前記分周手段により分周されたクロックに応じてデジタル信号に変換する第3のAD変換部と、前記第3のAD変換部から出力されたデジタル信号を前記固定クロックに応じて多重し、シリアルデータとして出力する第2のシリアル変換部と、前記第2のシリアル変換部からのシリアルデータを入力し、前記受光手段からの出力信号に対応するデジタル信号を検出する第2の受信手段と、前記第2の受信手段により検出されたデジタル信号に基づいて前記照射手段のトラッキングを制御するための信号を生成するサーボ処理部とを備え、前記クロック生成手段、前記乗算手段、前記AD変換部、前記シリアル変換部、前記RF信号生成部、前記分周手段、前記第3のAD変換部、及び前記第2のシリアル変換部を一つのアナログ集積回路として構成し、前記受信手段、前記位相差検出手段、前記制御信号生成手段、前記固定クロック生成部、前記第2のAD変換部、前記第2の受信手段、及び前記サーボ処理部を一つのデジタル集積回路として構成した。
即ち、ウォブル信号、RF信号、及びサーボ処理のための各受光部の出力をそれぞれデジタル信号に変換した後、シリアルデータとしてデジタル処理回路に出力している。
そのため、各信号をパラレルのデジタルデータとして伝送する場合に比べ、データを正確にデジタル信号処理回路に送信することができる。
また、アナログICとデジタルICの間のピン数を削減することが可能となる。