JP2005110158A - Ａ／ｄ変換器、これを用いたデジタルｐｌｌ回路およびこれを用いた情報記録装置 - Google Patents

Ａ／ｄ変換器、これを用いたデジタルｐｌｌ回路およびこれを用いた情報記録装置 Download PDF

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Abstract


【課題】 A/D変換器およびデジタルPLL回路を搭載したLSIを高速化する場合に生じるA/D変換器の回路規模増大や大幅な消費電力増加なしに、同精度のPLL性能を維持するデジタルPLL用A/D変換器およびデジタルPLL回路を提供する。
【解決手段】 高速動作可能な低bitA/D変換回路１により低振幅分解能かつ高位相分解能のデジタル情報を生成し、この情報を低域通過デジタルフィルタ２に通すことにより位相情報を振幅情報に変換する。デジタルフィルタ出力は、デジタルVCO７の出力クロックによりホールド出力するサンプラ３により打ち抜き、位相比較器５、ループフィルタ６を通ってデジタルVCO７の発振周波数を制御することでデジタルPLLを構成する。
【選択図】 図１

Description

本発明は、A/D変換器、デジタルPLL回路および情報記録装置に関し、特にLSI化に好適な、光ディスク等の情報記録装置に利用される記録クロック生成用デジタルPLL回路とそれを用いた情報記録装置に関するものである。
近年、CD(Compact Disc)、DVD(Digital Versatile Disc)に代表されるメディアは情報量が多く、いわゆるAV(Audio-Visual)情報を取り扱うことも可能なことから、その情報記録再生装置がパーソナルコンピュータの周辺機器などに急速に普及している。その中で、CD-R/RW、DVD-R/RW、DVD+R/RWおよびDVD-RAMなどのレコーダブルディスク規格では、記録後にＲＯＭプレーヤでの再生を可能とするため、既に記録済みピット列と新たに記録したピット列との間に連続性が保たれている必要がある。このため、これらのメディアでは、特定の周波数で蛇行したトラッキング案内溝をプリグルーブ(pregroove)として予め形成しておき、情報記録時にこの蛇行トラッキング案内溝から得られる蛇行信号〔ウォブル(wobble)信号〕を読み出し、ウォブル信号に位相同期した記録クロックを生成して、情報の記録を行う。ウォブル信号周波数は、光ヘッドアクチュエーターのサーボ帯域外の高域、かつ、記録情報の周波数帯域よりも低域に設定される。これによって、トラッキング時でもウォブル信号の検出が可能であり、かつウォブル信号品質を高めることができる。例えば、DVD+R/RWでは、ウォブル信号周期は、記録クロック周期の32倍であり、DVD-R/RWでは、記録クロック周期の186倍である。ウォブル信号に同期した記録クロックで情報を記録することによって、ディスクに偏芯があっても正確な位置に情報が記録できる。追記した場合でも、そのリンク部でのウォブル信号の位相精度は数記録クロック周期以内に収めることが可能である。
しかし、ウォブル信号は、情報ピット記録の有無、ディスク面のよごれや光ヘッドの劣化などにより、その信号品質は劣化してしまう。この品質劣化を補償しながら、高い精度のクロックを抽出するためにデジタル信号処理技術を利用することが提案されている。すなわち、外部より与えられる周波数情報およびタイミング情報によってPLL(Phase Locked Loop)回路内部のVCO（Voltage Controlled Oscillator：電圧制御発振器）の中心周波数を変更し、PLL回路が出力する同期クロックに基づいて入力信号の帯域を制限する狭帯域BPF(Band Pass Filter)の中心周波数を変化させる技術にデジタル信号処理を適用し、これにより、ウォブル信号のSNR(Signal-to-Noise Ratio)を稼ぐ方式が提案されている(例えば、特許文献１参照)。記録クロックをウォブル信号から生成するPLL回路は、ディスクの情報記録品質を左右するという意味で重要である。
一方、ドライブ装置の小型化および信頼性向上のためには部品点数を少なくすることが重要である。現在、数個程度のLSIチップセットに分散されている回路も将来的に１個にシュリンクされる方向で開発が進んでいる。この場合に、高安定性、歩留まり向上および低消費電力化が重要となる。フルデジタルのPLLをLSI化した場合には同一特性となりえるが、アナログPLLを用いた従来構成では、温度特性等によりPLLループ特性が変化するなどの問題があり、LSI個体差を小さくすることは難しい。そのため、アナログPLLを用いる場合には、温度センサー出力から予めわかっているVCO温度特性を補正する機能を付加してPLLループを組むなどの方法(例えば、特許文献２参照)を採る必要がある。
従来、デジタルVCOを含むデジタルPLLは、その動作クロック周期以下の位相分解能を得ることができないため、高い周波数の動作クロックが必要であった。これを避けるため、D/A変換器とアナログVCOを用いた構成(例えば、特許文献２参照)や、D/A変換器とSINテーブルによるDDS(Direct Digital Frequency Synthesizer：直接デジタル周波数シンセサイザ)を用いる方式(例えば、特許文献３参照)などが提案されている。
しかし、LSIのプロセス技術の進歩により回路動作スピードが向上したこと、および、VCO動作クロックを上げずに出力クロックエッジを位相変調することで位相精度を上げる技術(例えば、特許文献４参照)等が開発されてきたことにより、図８に示すような、A/D変換器とデジタル回路のみのフルデジタルPLLの実現が可能となってきた。従来提案されたデジタルPLL回路は、図8に示されるように、ビット幅8bitなどの高bitA/D変換回路１00、低域通過デジタルフィルタ２、サンプラ３、デジタル位相比較器５、デジタルループフィルタ６、デジタルVCO７から構成される。ここで、高bitA/D変換回路１00は、デジタルVCO７の出力信号またはその分周信号をクロックとして動作している。
特開2003-115174号公報 特開2002-217720号公報 特開平11-31924号公報 特開2003-209468号公報
現在、レコーダブルDVDの倍速化競争が盛んである。N倍速の場合、ディスクの回転速度がN倍になるため、デジタル回路系もN倍の速度で動作する必要がある。特に前述のデジタルPLL回路のうちA/D変換器の動作がネックとなる。例えば、12倍速CAV(Constant Angular Velocity:定速回転)動作のDVD+Rの場合、最外周のウォブル周波数は24MHzであり、デジタルBPFなどの処理するためには最低でもウォブル周波数の4倍の96Msps(sampling per second)のサンプリングが必要である。そして、8bit程度でデジタル化しているため、回路規模が大きくなる。つまり、解決しようとする第一の問題点は、デジタルPLL搭載してLSI化しようとすると回路規模の大きな高速A/D変換器が必要となり他ブロックとのレイアウトが困難になることである。第二の問題点は、高速A/D変換器が必要なため消費電力が増大し放熱が困難となる点および歩留まりが低下する点である。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、周波数の高い入力信号に対しても、位相精度の高い同期クロックを生成することが可能でかつLSI化に適したフルデジタルPLL回路を提供することであり、第２に、LSI化したフルデジタルPLLを情報記録装置に用いることで、高速な情報記録を実現することである。
上記の目的を達成するため、本発明によれば、入力信号を4bit以下のデジタル値に変換する低bitA/D変換回路と、前記低bitA/D変換回路の出力の高帯域周波数成分を抑圧する低域通過デジタルフィルタと、を備え、入力信号に含まれる位相情報を振幅情報として取り出すことが可能であることを特徴とするA/D変換器、が提供される。
そして、好ましくは、前記低域通過デジタルフィルタの出力をサンプリングクロックによりサンプル・ホールドするサンプラをさらに備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記サンプリングクロックよりも高くなされる。
また、上記の目的を達成するため、本発明によれば、上記の構成を有するA/D変換器と、デジタルVCOと、前記A/D変換器の出力と前記デジタルVCOの出力の位相差を検出するデジタル位相比較器と、前記デジタル位相比較器の出力をもとに前記VCOの発振周波数値を修正するデジタルループフィルタとを備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記VCOの発振周波数よりも高いことを特徴とするデジタルPLL回路、が提供される。
また、上記の目的を達成するため、本発明によれば、入力信号を4bit以下のデジタル値に変換する低bitA/D変換回路と、前記低bitA/D変換回路の出力の高帯域周波数成分を抑圧する低域通過デジタルフィルタと、前記デジタルフィルタの出力をサンプリングクロックによりサンプル・ホールドするサンプラと、デジタルVCOと、前記サンプラのホールド出力をもとに前記VCOの発振周波数値を修正するデジタルループフィルタとを備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記VCOの発振周波数よりも高いことを特徴とするデジタルPLL回路、が提供される。
また、上記の目的を達成するため、本発明によれば、記録媒体走査速度に依存する信号を入力信号とする、上記の構成を有するデジタルPLL回路と、前記デジタルVCOの出力クロックを逓倍して記録用クロックを生成する逓倍PLLと、前記記録用クロックに同期して記録媒体上に情報を記録する手段と、を備えたことを特徴とする情報記録装置、が提供される。
本発明のデジタルPLL回路は、高速動作可能な低bitA/D変換回路により振幅分解能は低いが位相分解能が高い2から3bit幅程度の情報を生成し、この情報を低域通過デジタルフィルタで周波数特性を補正して位相ずれ情報を振幅情報として取り出し得るように変換した後、デジタルVCO出力クロックでサンプリングするサンプラを設けたことに特徴がある。低域通過デジタルフィルタは、後段のサンプラ出力のエイリアシング(aliasing:折り返しノイズ)を除去するために挿入してあり、サンプリング周波数の1/2以下のカットオフ周波数にする。この構成を採用することによって、高速動作する回路規模の小さなA/D変換器が実現可能なので、LSI化が容易である。
PLLに必要な入力情報は、位相誤差情報である。この時間差情報をそのままデジタル処理するためには、非常に高い動作クロックが必要である。入力信号の高周波成分を除去すると、スルーレート(slew rate : 波形変化率)が下がるため入力信号エッジ付近での位相情報と振幅情報はほぼ比例関係となる（図7参照）。すなわち、位相情報を振幅情報としてデジタル処理することでデジタルPLLが実現できる。デジタルPLLにとって必要なのは入力信号のエッジ付近の位相情報なので、この部分の情報さえ十分な精度で得られれば高精度のデジタルPLLが実現できる。従来は8bit幅程度のA/D変換器を用いていたが、入力信号の持つ振幅情報を減殺させてしまっても差し支えないのであれば、このような高ビット幅のA/D変換回路は必要ではない。
本発明のデジタルPLL回路では、予め2〜3bit程度の低ビットA/D変換回路で入力信号を実際のサンプリング速度よりも高速にデジタル値に変換する。このA/D変換回路は、回路規模が小さくかつ非常に高速に動作させることが可能である。このA/D変換回路出力は、振幅情報量が少ないが位相精度は高いので、低域通過デジタルフィルタに通すことで位相情報を振幅方向に積み上げることが可能である。低域通過デジタルフィルタ出力は、エッジ近傍の精度は高いが、それ以外の部分の情報量は少ない。これはもともとのA/D変換回路の出力bit数が少ないことに起因する。しかし、先に述べたようにPLLとして必要なのはエッジ近傍の位相情報なので、本発明による簡略化されたA/D変換器で十分な性能を得ることが可能である。
よって、本発明によれば、高速かつ高精度なデジタルPLL回路を容易にLSI化可能である。そして、本発明によれば、デジタルPLL回路の搭載されたLSIの小規模化、低消費電力化および歩留まり向上が可能である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
［第１の実施の形態］
本発明のデジタルPLL回路は、図１に示されるように、低bitA/D変換回路１、低域通過デジタルフィルタ２、サンプラ３、デジタル位相比較器５、デジタルループフィルタ６、デジタルVCO７を順に接続して構成される。
低bitA/D変換回路１に入力される信号は、ノイズが重畳していてもSIN波状の信号であってもよい。低bitA/D変換回路は、複数個の閾値レベルの異なるスライサ結果をエンコードして構成しても良い。図２に３つのスライサで構成した２bitA/D変換回路の構成例を示す。図２に示す２bitA/D変換回路において、入力信号は、そのままあるいは加算器１０１、減算器１０２によりVmax/２を加・減算された後、３つのスライサ１０３に入力されて、４つのレベル、Vmax/２以上、Vmax/２−０、０−Vmax/２、−Vmax/２以下にクラス分けされ、エンコーダ１０４により2bit信号に変換される。これをフリップフロップ１０５で高速クロックによりラッチすることで高速なA/D変換が実現できる。
低bitA/D変換回路１の出力は、それに続く低域通過デジタルフィルタ２によりフィルタリングされるが、量子化bit幅が増加すればそれだけデジタルフィルタ２の回路量が増加し高速に動作させることが困難になる。従って、低bitA/D変換回路１の量子化bit幅は、少ないほど回路規模削減および低消費電力に効果があり、１５スライス構成の4bitA/D変換回路程度が現実的な上限である。一方で入力信号に低い周波数の変動がある場合に、１bitA/D変換回路では出力のキャリアエネルギー減少が原因でSNRが低下してしまう。これらを考慮すると低bitA/D変換回路１の量子化bit幅は２〜３bitが適当であり、これはスライサ数２から７個に相当する。また、低bitA/D変換回路１の変換速度は、図１におけるサンプラ３の動作周波数に比べて高くする必要がある。変換速度が速いほど高い精度の位相情報が得られ、この情報を、低bitA/D変換回路の後段に接続する低域通過デジタルフィルタによって振幅情報に積み上げることで、高bitA/Dと同等の性能を得ることが可能となる。
低域通過デジタルフィルタ２は、低bitA/D変換器１の出力を帯域制限することで位相情報を振幅情報に変換する。例えば2bit入力に対して８bit情報を出力する。低域通過デジタルフィルタ２は、サンプリングクロックに対して高速に動作させる必要があるが、図３に示す構成を用いると容易に実現することができる。図３を参照すると、低域通過デジタルフィルタ２は、Nサイクル遅延器２０１でNサイクル遅延した入力信号と入力信号自体の差を減算器２０２で生成し、１サイクル遅延器２０４と加算器２０３で構成した積分器で減算器２０２の結果を積算し、乗算器２０５でゲインを正規化する構成である。このフィルタの伝達関数G1は式（１）で表される。
G１ ＝ ( 1 Z-N ) ＊ Z-1 / ( 1 Z-1 ) / N ・・・（１）
式（１）を変形すると、式（２）となる。
Ｇ１＝( Z-1 + Z-2 + Z-3 + ・・・ + Z-N ) / N ・・・（２）
すなわち係数が全て1/N のNタップFIR(Finite Impulse Response)フィルタと等価となる。これはLPF(Low Pass Filter)であり、Nによってカットオフ周波数を変えることができる。例えばN=6の場合の周波数特性を図６に示す。このフィルタを多数段直列に接続してもよい。この低域通過デジタルフィルタ２は、後段に接続するサンプラ３のアンチエイリアシングフィルタ(anti-aliasing filter)としての機能もある。従ってカットオフ周波数は、サンプラ３のサンプリングクロック周波数の50%以下に設定する。低bitA/D変換回路１の出力は、振幅情報量が少ないが位相精度は高いので、低域通過デジタルフィルタ２に通すことで位相情報を振幅方向に積み上げることが可能である。低域通過デジタルフィルタ２の出力は、エッジ近傍の精度は高いが、それ以外の部分の情報量は少ない。しかし、PLLはエッジ近傍の情報を使うため精度よく同期クロックが生成できる。
サンプラ３は、デジタルVCO７が生成するクロックにより低域通過デジタルフィルタ２の出力値をサンプル／ホールドする。デジタルPLLの入力信号周波数は、低bitA/D変換回路１および低域通過デジタルフィルタ２の動作速度に比べて十分低い。また、デジタル変換後の通常のデジタル信号処理は、サンプリング定理より、入力信号周波数の2倍以上あれば十分である。従って、サンプラ３の次段に接続するデジタル位相比較器５およびデジタルループフィルタ６を低域通過デジタルフィルタと同じ速度で動作させる必要はなく、消費電力の観点から言ってもサンプラ３によって低レートにデシメーション(decimation：間引き処理)してから用いた方が良い。
デジタル位相比較器５は、サンプラ３の出力を受けて位相誤差情報を生成する。低bitA/D変換回路１への入力周波数とデジタルVCO7の発振周波数が一致する場合には、サンプラ３の出力とデジタル位相比較器５の出力は等価なのでサンプラ３とデジタル位相比較器５のどちらか１つで代用できる。デジタルVCO7の発振周波数が入力周波数のN倍の場合には、デジタル位相比較器５内で入力情報をNサイクル毎に出力するか、連続する入力情報の符号の変化タイミングで情報を出力するなどの処理を行う。入力信号に含まれる不要な周波数成分を除去するために、デジタル位相比較器５の前段にデジタルBPF等の帯域フィルタを挿入してもよい。
デジタルループフィルタ６は、位相誤差情報をもとにデジタルVCO7発振周波数を制御する。デジタルループフィルタの伝達特性G２は、例えば式（３）で示すようなものを用いる。ただし、ｓはラプラス演算子、ω0は零点角周波数である。
G２ = ω0 / ｓ + 1 ・・・（３）
ただしデジタル回路で構成するため時間遅延要素Z-1を用いた場合の伝達関数Ｇ３は式（４）のようになる。TはデジタルVCO回路の動作クロック周期とする。
G３ = ω０ / Ｔ ＊ Z-1/ （１−Ｚ-1） ＋ １ ・・・（４）
デジタルＶＣＯ７は、位相分解能を確保するためにできるだけ高速なクロックで動作させる。デジタルループフィルタ６の出力で周波数制御されたデジタルＶＣＯ７の出力クロックは、サンプラ３、デジタル位相比較器５、デジタルループフィルタ６の動作を制御することでＰＬＬループを構成し、低bitA/D変換回路１の入力に位相同期したクロック信号が生成される。
次に、本実施の形態の動作を図７を参照してより具体的に説明する。図７は、図１において１bitA/D変換回路を用いた場合のデジタルPLL回路の動作を示すタイミングチャートである。図７に示される信号ａ〜ｅの伝達される経路には図１においてその符号が付されている。入力信号aは、1bitA/D変換回路を通してデジタル信号ｂに変換される。デジタル信号ｂは、先に述べた通り、入力信号のエッジ近傍に多くの情報を持っているため、例えば破線のような入力に対してエッジ近傍の変化は忠実に変換できる。しかし、デジタル信号ｂでは、エッジ近傍にない振幅情報は失われている。デジタル信号ｂは低域通過デジタルフィルタを通して高域除去信号ｃに変換される。高域除去信号ｃには入力信号aの位相ずれ情報は保存されている。この高域除去信号ｃをデジタルVCO出力クロックｄの立ち上がりでサンプリングすると位相誤差信号ｅが得られる。すなわち、入力信号ａの位相ずれ情報を位相誤差信号ｅの振幅情報として変換できる。これを用いてＰＬＬ動作を実現できる。
［第２の実施の形態］
図４は、本発明の第２の実施の形態を示すブロック図である。図４を参照すると、低bitA/D変換回路１、低域通過デジタルフィルタ２およびサンプラ３で構成した広義のA/D変換器である。ここで、低bitA/D変換回路１および低域通過デジタルフィルタ２の動作を規制する高速CKLは、サンプラ３のサンプリングCKLより十分に高く設定されている。通常のA/D変換器と比較すると、エッジ近傍以外の位置における振幅情報の精度が低いが、例えば周波数変調あるいは位相変調信号の復調用のA/D変換器として利用可能である。
［第３の実施の形態］
図５は、本発明の第３の実施の形態による光ディスク情報記録装置の構成を示すブロック図である。光ヘッド１３のトラッキングアクチュエータが追従できない周波数でウォブリングされた案内溝が形成された光ディスク1４に対して、光ヘッド１３で読出したプッシュプル信号にはウォブル情報が重畳している。この信号から低bitA/D変換回路１、低域通過デジタルフィルタ２およびサンプラ３で構成したA/D変換器でウォブル信号の位相情報をデジタル情報として取り出す。これを帯域通過デジタルフィルタ４で帯域制限し、デジタル位相比較器５で位相誤差情報を生成し、デジタルループフィルタ６によりデジタルVCO７用の周波数情報を補正する。デジタルVCO７は、この周波数情報により出力クロック周波数が制御される。そして、その出力クロックに同期してサンプラ３が動作し、PLLループが形成され、入力ウォブル信号に同期した安定なクロック信号が出力される。通常、ウォブル周波数に対して、光ディスク情報記録装置の記録クロックは30倍から200倍程度なので、デジタルPLLで生成したクロックをさらに逓倍するために逓倍PLL８で記録クロックを生成する。ところで、記録開始タイミングは通常ウォブル信号に埋め込まれた情報を元に生成されるが、例えばDVD+Rではウォブル位相変調情報として埋め込まれる。復調器９は、サンプラ３出力あるいは帯域通過デジタルフィルタ４出力より位相変調情報をデコードし、記録開始ゲートを生成する。この記録開始ゲートをうけて、CPU１０および記録データ生成手段１１は、記録クロックに同期したタイミングで記録データ列を生成する。この記録データ列はLDドライバ１２によりLD発光パワーに変換されて光ヘッド１３を介して光ディスク１４上に記録される。これによりディスク偏芯、スピンドルモータの回転変動などがあっても高い位相精度で情報を光ディスク１４上に記録することが可能となる。
本発明の第１の実施の形態のブロック図。 本発明の第１の実施の形態における低bitA/D変換回路の一構成例を示すブロック図。 本発明の第１の実施の形態における低域通過デジタルフィルタの一構成例を示すブロック図。 本発明の第２の実施の形態のブロック図。 本発明の第３の実施の形態のブロック図。 本発明の第１の実施の形態において用いられる低域通過デジタルフィルタの周波数特性例を示すグラフ。 本発明の第１の実施の形態の動作を説明するタイミングチャート。 従来のデジタルPLL回路を示すブロック図。
符号の説明
１ 低ビットＡ／Ｄ変換回路
２ 低域通過デジタルフィルタ
３ サンプラ
４ 帯域通過デジタルフィルタ
５ デジタル位相比較器
６ デジタルループフィルタ
７ デジタルVCO
８ 逓倍PLL
９ 復調器
１０ CPU
１１ 記録データ生成手段
１２ LDドライバ
１３ 光ヘッド
１４ 光ディスク
１００ 高bitA/D変換回路
１０１、２０３ 加算器
１０２、２０２ 減算器
１０３ スライサ
１０４ エンコーダ
１０５ フリップフロップ
２０１ Nサイクル遅延器
２０４ １サイクル遅延器
２０５ 乗算器

Claims (10)

  1. 入力信号を4bit以下のデジタル値に変換する低bitA/D変換回路と、前記低bitA/D変換回路の出力の高帯域周波数成分を抑圧する低域通過デジタルフィルタと、を備え、入力信号に含まれる位相情報を振幅情報として取り出すことが可能であることを特徴とするA/D変換器。
  2. 前記低域通過デジタルフィルタの出力をサンプリングクロックによりサンプル・ホールドするサンプラをさらに備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記サンプリングクロックよりも高いことを特徴とする請求項1に記載のA/D変換器。
  3. 前記低域通過デジタルフィルタは、デジタルフィルタへの入力を時間遅延させる遅延器と、デジタルフィルタへの入力と前記遅延器出力の差を積算する積分器とを備えることを特徴とする請求項１または２に記載のA/D変換器。
  4. 前記低bitA/D変換回路は、2乃至7個のスライサを有し、前記複数個のスライサ出力をエンコードし2乃至3bit情報に変換することを特徴とする請求項１から３のいずれかに記載のA/D変換器。
  5. 前記低域通過デジタルフィルタの遮断周波数は、前記サンプラのサンプリングクロックの1/2以下であることを特徴とする請求項２から４のいずれかに記載のA/D変換器。
  6. 請求項１から５のいずれかに記載されたA/D変換器と、デジタルVCOと、前記A/D変換器の出力と前記デジタルVCOの出力の位相差を検出するデジタル位相比較器と、前記デジタル位相比較器の出力をもとに前記VCOの発振周波数値を修正するデジタルループフィルタとを備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記VCOの発振周波数よりも高いことを特徴とするデジタルPLL回路。
  7. 前記サンプラと前記位相比較器の間に前記VCOの出力クロックのタイミングで動作する帯域通過デジタルフィルタを挿入したことを特徴とする請求項６に記載のデジタルPLL回路。
  8. 入力信号を4bit以下のデジタル値に変換する低bitA/D変換回路と、前記低bitA/D変換回路の出力の高帯域周波数成分を抑圧する低域通過デジタルフィルタと、前記デジタルフィルタの出力をサンプリングクロックによりサンプル・ホールドするサンプラと、デジタルVCOと、前記サンプラのホールド出力をもとに前記VCOの発振周波数値を修正するデジタルループフィルタとを備え、前記低bitA/D変換回路と前記低域通過デジタルフィルタの動作速度は前記VCOの発振周波数よりも高いことを特徴とするデジタルPLL回路。
  9. 前記サンプラのサンプリングクロックは、前記VCOの出力が用いられることを特徴とする請求項６から８のいずれかに記載のデジタルPLL回路。
  10. 記録媒体走査速度に依存する信号を入力信号とする、請求項６から９のいずれかに記載されたデジタルPLL回路と、前記デジタルVCOの出力クロックを逓倍して記録用クロックを生成する逓倍PLLと、前記記録用クロックに同期して記録媒体上に情報を記録する手段と、を備えたことを特徴とする情報記録装置。
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