KR20090010925A - Ｐｌｌ 회로, 기록 장치 및 클럭 신호 생성 방법 - Google Patents

Abstract

소정의 주파수를 갖는 입력 신호에 동기한 클럭 신호를 생성하는 PLL 회로는, 상기 클럭 신호를 발진 및 생성하는 발진기와, 상기 발진기가 생성한 클럭 신호를 샘플링 클럭으로서 이용하여, 상기 입력 신호를 디지털 신호로 변환하는 변환기와, 상기 발진기가 생성한 클럭 신호를 분주하여 비교 클럭 신호로서 생성하고, 상기 비교 클럭 신호를 피드백으로서 송신하는 분주기와, 상기 변환기가 변환한 디지털 신호의 진폭값을 정규화하는 정규화기와, 상기 정규화기가 생성한 정규화 디지털 신호와 상기 분주기가 피드백으로서 송신한 비교 클럭 신호 간의 위상차를 감소시키도록, 상기 발진기가 생성하는 클럭 신호의 위상을 제어하는 발진 제어기를 포함한다.

샘플링 클럭, 정규화기, 분주기, PLL 회로, 위상 비교기, A/D 변한기, 워블 신호, 스핀들 모터

Description

ＰＬＬ 회로, 기록 장치 및 클럭 신호 생성 방법{PLL CIRCUIT, RECORDING APPARATUS, AND CLOCK-SIGNAL GENERATING METHOD}

관련 출원의 상호 참조

본 발명은 2007년 7월 23일에 일본특허청에 제출된 일본특허출원 제2007-191289호의 우선권의 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로 편입된다.

본 발명은, PLL 회로, 기록 장치 및 클럭 신호 생성 방법에 관한 것이다.

최근의 재생뿐만 아니라 기록이 가능한 광 디스크 등의 기록 매체는, 기록면에 안내 그루브(guide groove)가 미리 형성되어 있다. 이 그루브에 "워블(요동, Wobble)"이라고 불리는 변조를 실시하여 "어드레스 정보(위치 정보)"를 기록하고 있다. 기록 매체에 소정의 데이터를 기억시키는 경우, 기록 장치는, 이 어드레스 정보를 소정의 주파수를 갖는 전기 신호("워블 신호" 또는 "입력 신호"라고 함)로서 취출하여, PLL 회로를 사용하여 이 워블 신호에 동기한 "기록 클럭(Write Clock) 신호"를 생성한다. 그리고, 기록 장치는, 이 기록 클럭 신호를 사용하여 기록 데이터의 기입을 행하고 있다. 이 기술의 예는 일본 특개평 9-237421호 공보 에 개시되어 있다.

기록 장치가 판독하는 워블 신호의 파형은, 인접 트랙으로부터의 크로스토크나 비트 레이트, 기록 전과 기록 후의 출력 진폭의 차이, 기록 매체의 품질의 변동 등에 의한 많은 노이즈 성분을 포함하고 있기 때문에, 변동하게 된다. 이 노이즈 성분을 포함한 워블 신호의 예를 도 10에 도시한다. 도 10에 도시하는 바와 같이, 노이즈 성분에 의해, 각 워블 단위로 워블 신호의 진폭이나 주파수는 크게 변화되게 된다. 따라서, 종래의 기록 장치에서는, 이 노이즈 성분이 많아 S/N비(Signal to Noise ratio)가 불량한 신호로부터, 체배(multipler) PLL 회로를 거쳐서 기록 클럭 신호를 생성하고 있었다.

이 인접 트랙으로부터의 크로스토크 등의 영향은, 워블 신호의 주파수나 트랙 피치 등의 파라미터에 의해, 워블 신호의 위상에 영향을 주는 경우나 진폭에 영향을 주는 경우가 있다. 특히 DVD+ 등의 기록 장치는, 인접 트랙으로부터의 크로스토크 등에 의해, 판독하는 워블 신호의 진폭에 영향을 받기 쉬웠다. 그리고, 종래의 기록 장치에 따르면, 이 크로스토크 등의 영향에 의한 워블 신호의 진폭 변동이, PLL 회로의 "지터(Jitter)", 즉 위상 오차 등으로 된다. 위상 오차는 기록 장치의 기록 성능뿐만 아니라, 기록한 데이터의 재생 성능에도 영향을 준다.

이러한 워블 신호의 진폭 변동이, 출력하는 기록 클럭 신호의 위상 오차 등에 영향을 주지 않는 PLL 회로의 회로 방식으로서, Tanδ 방식을 들 수 있다. 그러나, 이 Tanδ 방식의 회로에 따르면, 회로 규모가 커서 고속 동작이 곤란하게 된 다고 하는 결점이 있었다.

또한, 상기 일본 특개평 9-237421호에 개시된 회로는, 가산 정보와 감산 정보의 2개의 정보가 얻어지는 경우에는, 진폭 변동에 대하여 유효하다. 그러나, 이 일본 특개평 9-237421호에 개시된 회로에 의해서도, A/D 변환기에의 입력 신호의 노이즈를 충분히 삭감하는 아날로그 회로가 필요하다. 워블 신호의 주파수가 일정하지 않은 CAV(Constant Angular Velocity) 기록에서 입력하는 워블의 주파수가 변화되는 경우, 상기 개시된 회로는 실현이 곤란하다.

그래서, 본 발명은, 상기 문제를 감안하여 이루어진 것으로, 본 발명의 목적으로 바는, 입력 신호의 진폭 변동에 의한 PLL 회로의 위상 오차를 간편하게 저감하는 것에 있다.

본 발명의 일 실시예에 따르면, 소정의 주파수를 갖는 입력 신호에 동기한 클럭 신호를 생성하는 PLL 회로로서, 클럭 신호를 발진하고 생성하는 발진기와, 발진기가 발진한 클럭 신호를 샘플링 클럭으로서 이용하여, 입력 신호를 디지털 신호로 변환하는 변환기와, 발진기가 발진한 클럭 신호를 분주하여 비교 클럭 신호를 생성하고, 비교 클럭 신호로서 피드백하는 분주기와, 변환기가 변환한 디지털 신호의 진폭값을 정규화하는 정규화기와, 정규화기가 정규화한 디지털 신호와 분주기가 피드백한 비교 클럭 신호의 위상차를 감소시키도록, 발진기가 발진하는 클럭 신호의 위상을 제어하는 발진 제어기를 포함하는 PLL 회로가 제공된다.

이 구성에 따르면, PLL 회로에의 입력 신호는, 변환기에 의해 디지털 신호로 변환된 후, 정규화기에 의해 정규화된다. 그리고, 발진 제어기에 의해, 이 정규화된 디지털 신호와, 분주기가 클럭 신호를 분주하여 피드백한 비교 클럭 신호의 위상차가 감소하도록, 발진기가 발진하는 클럭 신호의 위상이 제어된다. 따라서, 발진 제어기가 정규화된 디지털 신호에 의해 클럭 신호의 위상을 제어하므로, 입력 신호의 진폭값에 상관없이 위상이 안정된 클럭 신호를 발진기로부터 발진할 수 있다. 또한, 정규화기는, 디지털 신호를 정규화하므로, 입력 신호의 주파수가 높은 경우라도 적절하게 디지털 신호를 정규화할 수 있다.

또한, 정규화기는, 변환기가 변환한 디지털 신호의 진폭값을 측정하는 진폭 측정 회로와, 변환기가 변환한 디지털 신호를 진폭 측정 회로의 측정에 필요로 하는 시간분만큼 지연시키는 지연 회로와, 지연 회로가 지연시킨 디지털 신호를 진폭 측정 회로가 측정한 진폭값으로 제산하는 제산 회로를 포함해도 된다. 이 구성에 따르면, 변환기가 변환한 디지털 신호는, 진폭 측정 회로와 지연 회로에 분기된다. 분기된 디지털 신호의 한 쪽은, 진폭 측정 회로에 의해 진폭값을 측정받는다. 다른 쪽은, 지연 회로에 의해 진폭 측정에 필요로 하는 시간(지연량)만큼 지연된다. 따라서, 제산 회로에 의해, 정규화가 기준으로 되는 측정한 진폭값으로, 그 진폭값을 갖는 디지털 신호를 제산할 수 있으므로, 정규화기는, 디지털 신호를 정규화하여 출력할 수 있다.

또한, 제산 회로는, 미리 기억한 복수의 정규화한 디지털 신호 중으로부터, 지연 회로가 지연시킨 디지털 신호 및 진폭 측정 회로가 측정한 진폭값에 대응하는 정규화한 디지털 신호를 추출해도 된다. 이 구성에 따르면, 제산 회로에 의해, 디 지털 신호를 진폭값으로 제산한 결과 얻어지는 디지털 신호인 정규화한 디지털 신호가 복수 미리 기록되어 있다. 그리고, 디지털 신호와 진폭값이 입력되었을 때에, 제산 회로는, 그 입력한 디지털 신호 및 진폭값에 대응하는 정규화한 디지털 신호를 추출하여 출력한다. 따라서, 제산 회로는, 실제로 제산 처리를 행하지 않고, 정규화한 디지털 신호를 출력할 수 있다.

또한, 제산 회로는, 지연 회로가 지연시킨 디지털 신호를 수취하고, 해당 디지털 신호를 각각 서로 다른 양수값에 의해 승산하는 복수의 승산 회로와, 각 승산 회로가 승산한 디지털 신호를 1 또는 2 이상 조합하여 가산함으로써, 지연 회로가 지연시킨 디지털 신호를 진폭 측정 회로가 측정한 진폭값으로 제산한 제산값을 생성하는 가산 회로를 포함해도 된다. 이 구성에 따르면, 디지털 신호를 양수값으로 승산한 값을 출력하는 승산 회로가 복수 포함된다. 이 양수값은 제산 회로마다 상이하다. 따라서, 복수의 승산 회로로부터, 승산되어 상호 상이한 값의 디지털 신호가 복수 출력된다. 그리고, 가산 회로에 의해, 이 복수의 디지털 신호로부터, 1 또는 2 이상의 디지털 신호를 조합하여 가산함으로써, 디지털 신호를 진폭값으로 제산한 제산값, 즉 정규화한 디지털 신호를 출력할 수 있다.

또한, 본 발명의 다른 실시예에 따르면, 기록 매체로부터 판독한 소정의 주파수를 갖는 입력 신호에 동기한 기록 클럭 신호를 생성하는 PLL 회로를 포함하고, 기록 클럭 신호에 기초하여 기록 매체에 기록 데이터를 기록하는 기록 장치로서, 기록 클럭 신호를 발진하는 발진기와, 발진기가 발진한 기록 클럭 신호를 샘플링 클럭으로서 이용하여, 입력 신호를 디지털 신호로 변환하는 변환기와, 발진기가 발 진한 기록 클럭 신호를 분주하고, 비교 클럭 신호로서 피드백하는 분주기와, 변환기가 변환한 디지털 신호의 진폭값을 정규화하는 정규화기와, 정규화기가 정규화한 디지털 신호와 분주기가 피드백한 비교 클럭 신호의 위상차를 감소시키도록, 상기 발진기가 발진하는 기록 클럭 신호의 위상을 제어하는 발진 제어기를 포함하는 기록 장치가 제공된다. 이 구성에 따르면, 입력 신호의 진폭값에 상관없이 위상이 안정된 기록 클럭 신호를 발진할 수 있다.

또한, 본 발명의 다른 실시예에 따르면, 소정의 주파수를 갖는 입력 신호에 동기한 클럭 신호를 생성하는 클럭 신호 생성 방법으로서, 클럭 신호를 샘플링 클럭으로서 이용하여, 입력 신호를 디지털 신호로 변환한 후에, 해당 디지털 신호를 정규화하고, 정규화한 디지털 신호와 클럭 신호를 분주한 비교 클럭 신호의 위상차를 감소시키도록, 클럭 신호를 생성하는 것을 특징으로 하는, 클럭 신호 생성 방법이 제공된다. 이 구성에 따르면, 입력 신호의 진폭값에 상관없이 위상이 안정된 클럭 신호를 발진할 수 있다.

또한, 디지털 신호의 정규화는, 디지털 신호의 진폭값에 의해, 디지털 신호를 제산해도 된다.

본 발명의 실시예들에 의하면, 입력 신호의 진폭 변동에 의한 PLL 회로의 위상 오차를 간편하게 저감할 수 있다.

이하에 첨부 도면을 참조하면서, 본 발명의 적합한 실시예에 대하여 상세하 게 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다.

<관련 기술에 따른 PLL 회로>

본 발명의 실시예에 대하여 설명하기 전에, 도 9를 참조하여, 관련 기술에 따른 디지털 PLL 회로에 대하여 설명한다. 도 9는, 관련 기술에 따른 PLL 회로의 구성을 도시하는 블록도이다.

도 9에 도시하는 바와 같이, 관련 기술에 따른 PLL 회로(200)는, 입력 단자(201)로부터 아날로그의 입력 신호를 수취하고, 입력 신호의 주파수에 동기한 클럭 신호를 출력 단자(202)로부터 출력한다. 기록 장치에 사용되는 경우, 이 입력 신호로서 워블 신호가 입력되고, 기록 클럭 신호가 출력된다.

이 관련 기술에 따른 PLL 회로(200)는, 전압 제어 발진기(이하, "VCO"라고도 함.)(210)와, A/D 변환기(220)와, 분주기(230)와, 위상 비교기(240)와, 루프 필터(이하, "LF"라고도 함.)(250)를 갖는다. 관련 기술에 따른 PLL 회로(200)는, 출력 신호를 피드백하는 피드백 회로를 형성한다.

VCO(210)는, 출력 신호인 클럭 신호를 발진하는 회로이다. VCO(210)의 발진 주파수는 위상 비교기(240)로부터 LF(250)를 통하여 입력하는 신호(전압값)에 의해 변화된다. 이 VCO(210)는, 입력하는 신호(전압값)에 의해 발진 주파수가 변화되는 구성이면 어떻게라도 구성할 수 있다. 예를 들면, VCO(210)는 입력한 신호를 DAC에서 아날로그값으로서 출력하는 아날로그 회로이어도 된다. 그리고, VCO(210)가 발진하는 클럭 신호는, PLL 회로(200)의 출력 신호로서 출력됨과 함께, A/D 변환 기(220) 및 분주기(230)에도 출력된다.

A/D 변환기(220)는, VCO(210)가 발진한 클럭 신호를 샘플링 클럭으로서 이용하여, PLL 회로(200)에의 아날로그의 입력 신호를 디지털 신호로 변환하여, 위상 비교기(240)에 출력한다.

분주기(230)는, VCO(210)가 발진한 클럭 신호를 수취하고, n분주하여 비교 클럭 신호로 하여, 위상 비교기(240)가 갖는 승산 회로(241), 가산 회로(242), 및 플립플롭(이하, "FF"라고도 함)(243)에 피드백한다.

위상 비교기(240)는, A/D 변환기(220)가 디지털로 변환된 디지털 신호와, 분주기(230)가 입력 신호를 n분주(즉, 주파수를 1/n배)하여 피드백한 비교 클럭 신호의 위상차를 전압값으로서 출력하고, VCO(210)의 발진 주파수를 제어하는 회로이다. 위상 비교기(240)는, 승산 회로(241)와, 가산 회로(242)와, FF(243)를 포함한다.

승산 회로(241)는, A/D 변환기(220)로부터의 디지털 신호와, 분주기(230)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호를 승산한다. 또한, 이 승산 회로(241)는, 분주기(230)로부터의 비교 클럭 신호가 1, -1을 나타내는 2값화된 값인 경우, A/D 변환기(220)로부터의 디지털 신호를, 비교 클럭 신호가 -1일 때로 반전하여 출력하는 회로이어도 된다.

가산 회로(242)는 분주기(230)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호에 기초하여, 승산 회로(241)로부터의 출력 신호를 비교 구간분 가산하여, 그 가산 결과를 출력하는 회로이다. 또한, 이 "비교 구간"이란, 위상 비교기(240)에 의한 위상의 비교를 행하는 시간 간격을 나타낸다. 즉, 예를 들면, 입력 신호인 워블 신호의 1주기분의 위상을 비교하는 경우, 이 비교 구간은, 1주기로 설정되어도 된다.

이 가산 회로(242)는, 예를 들면, PLL 회로(200)가 입력 신호를 n체배(즉, 주파수를 n배)하여 클럭 신호를 생성하는 경우, n개의 데이터를 가산한다.

FF(243)는, 플립플롭으로서, 분주기(230)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호에 기초하여, 가산 회로(242)가 가산하여 출력한 신호를 일시적으로 유지하여 LF(250)에 출력한다.

LF(250)는, 위상 비교기(240)로부터의 출력 신호, 즉 VCO(210)의 발진 주파수를 제어하기 위한 신호를 평활화하여, VCO(210)에 출력하는 회로이다. LF(250)는, 예를 들면, IIR 필터에 의해 구성된다.

이상의 구성을 갖는 관련 기술에 따른 PLL 회로(200)는, 입력 신호에 동기한 클럭 신호, 즉 입력 신호를 n체배한 클럭 신호를, VCO(210)로부터 출력한다. 이 관련 기술에 따른 PLL 회로(200)에 따르면, 입력 신호(워블 신호)가 변화된 경우, 특히 진폭이 변화된 경우에, 출력 신호인 클럭 신호의 소위 지터(위상 오차 등)가 증가한다. 이 PLL 회로(200)를 사용한 기록 장치의 기록 성능이 열화한다. 또한, 기록한 데이터의 재생 성능도 열화한다.

그래서, 이 PLL 회로(200)의 상류에 AGC(Auto Gain control) 회로 등을 배치하여, 입력 신호의 진폭을 균일화할 수 있다. 일반적인 AGC 회로는, 응답 속도가 느리다. 그러나, 도 10에 도시하는 바와 같이, 기록 매체로부터 얻어지는 워블 신 호는, 각 워블 신호마다 진폭이 크게 변화한다. 몇몇 경우에서, 이 진폭은, AGC 회로의 응답 속도보다도 빠르게 변화되는 경우가 있다. 따라서 AGC회로를 배치해도, PLL 회로(200)의 출력값을 안정시킬 만큼, PLL 회로(200)의 입력 신호의 진폭을 균일화하는 것은 곤란하였다.

그래서, 본원 발명자는, 이러한 관련 기술에 따른 PLL 회로(200)의 문제점을 추출하여 분석함과 함께, 이러한 문제점을 극복하기 위해 PLL 회로 등에 대하여 예의 연구를 행하였다. 그 결과, 본 발명을 창안하였다. 이하, 이 본 발명의 실시예에 따른 PLL 회로와 그것을 사용한 기록 장치에 대해서, 도 1 내지 도 8을 참조하여 상세하게 설명한다.

<기록 장치(1)의 구성>

우선, 도 1을 참조하여, 본 발명의 일 실시예에 따른 기록 장치(1)의 구성에 대하여 설명한다. 도 1은, 본 발명의 일 실시예에 따른 기록 장치(1)의 구성을 설명하기 위한 설명도이다.

또한, 이하에서는, 본 실시예에 따른 기록 장치(1)는, 기록 매체로서, 예를 들면, 소정의 포맷의 광 디스크(2)에 기록 데이터를 기록하는 장치인 것으로서 설명한다. 그러나, 본 발명은, 이러한 예에 한정되는 것이 아니라, 이하에서 설명하는 PLL 회로(100)로부터 출력되는 기록 클럭 신호를 사용하여, 기록 매체에 기록 데이터를 기록하는 장치이면 어떠한 구성의 기록 장치에도 적용할 수 있다.

또한, 이 본 발명을 적용할 수 있는 기록 매체의 일례인, 광 디스크(2)의 기록면에는, 미리 그루브가 형성되어 있고, 이 그루브에 워블이라고 불리는 변조가 실시되어 있다. 이 워블에는, 광 디스크(2)의 판면 상의 어드레스 정보를 나타내고 있다. 본 실시예에 따른 기록 장치(1)는, 이 워블을 워블 신호로서 읽어내고, 이 워블 신호로부터 워블 신호에 동기한 기록 클럭 신호를 생성한다. 그리고, 기록 장치(1)는, 이 기록 클럭 신호를 이용하여 기록 데이터를 광 디스크(2)에 기록한다.

이러한 본 실시예에 따른 기록 장치(1)의 구성의 일례의 개요에 대하여 설명한다. 그러나, 이하에서 설명하는 구성에 본 발명이 한정되지 않는 것은 물론이다.

도 1에 도시하는 바와 같이, 기록 장치(1)는, 픽업(11)과, PLL 회로(100)와, 어드레스 복조부(12)와, 어드레스 복호부(13)와, 제어 장치(14)와, 기록 신호 변조부(15)와, 서보 신호 앰프(16), 서보 신호 처리부(17)와, 슬레드(sled) 모터(18)와, 스핀들 모터(19)를 갖는다.

픽업(11)은, 기록 신호 변조부(15)가 출력하는 기록 신호에 기초하여, 광 디스크(2)에 레이저 광을 조사한다. 이 레이저의 파장이나 스폿 직경 등은, 광 디스크(2)의 포맷에 따라 상이하다. 그리고, 픽업(11)은, 광 디스크(2)로부터의 반사광을 수광하여 전기 신호인 워블 신호로 변환하여, PLL 회로(100), 어드레스 복조부(12), 및 서보 신호 앰프(16)에 출력한다.

PLL 회로(100)는, 픽업(11)으로부터 워블 신호를 수취하고, 이 워블 신호에 동기한 기록 클럭 신호를 생성하여, 기록 신호 변조부(15)에 출력한다. 이 PLL 회로(100)가 생성하는 기록 클럭 신호는, 기록 장치(1)가 기록 데이터를 광 디스 크(2)에 기록할 때에, 클럭으로서 사용되는 중요한 신호이다. 본 실시예에 따른 기록 장치(1)가 갖는 PLL 회로(100)는 이 기록 클럭 신호의 위상 오차 등을 감소시킬 수 있다. 이 PLL 회로(100)에 대해서는, 상세하게 후술한다.

또한, 이 PLL 회로(100)는, 워블 신호의 주파수와 동기한 비교 클럭 신호, 예를 들면, 2값화된 비교 클럭 신호를, 어드레스 복조부(12)와, 어드레스 복호부(13)에도 출력한다. 이 비교 클럭 신호는, PLL 회로(100) 내에서 위상 비교를 행하기 위해 분주기(140)에 의해 생성되는 신호이다.

어드레스 복조부(12)는, PLL 회로(100)로부터 입력하는 비교 클럭 신호에 기초하여, 워블 신호로부터 워블로 변조된 신호를 복조하여 데이터 열로 하고, 어드레스 복호부(13)에 출력한다.

어드레스 복호부(13)는, PLL 회로(100)로부터 입력하는 비교 클럭 신호에 기초하여, 어드레스 복조부(12)로부터 입력하는 데이터 열을 복호하여 어드레스 정보로 변환한다. 그리고, 어드레스 복호부(13)는, 이 어드레스 정보를 제어 장치(14)에 출력한다.

제어 장치(14)는, 어드레스 복호부(13)로부터 입력하는 어드레스 정보에 기초하여, 픽업(11)이 광을 조사하고 있는 광 디스크(2) 상의 위치를 인식하고, 그 광 디스크(2)의 위치에 기록할 기록 데이터를 기록시키기 위해, 기록 신호 변조부(15)와, 서보 신호 처리부(17)를 제어한다. 이때문에 제어 장치(14)는, 기록 신호 변조부(15)에, 어드레스 정보에 기초한 기록 타이밍 신호와, 광 디스크(2)에 기록하는 기록 데이터를 출력한다. 그리고, 제어 장치(14)는, 어드레스 정보 등에 기초하여 서보 신호 처리부(17)를 제어하기 위한 서보 제어 신호를, 서보 신호 처리부(17)에 출력한다.

이때, 제어 장치(14)는, 도시하지 않는 외부의 기록 장치나 상위의 제어 장치 등에 접속될 수 있다. 이 경우, 기록 데이터를 이 기록 장치로부터 읽어내어 출력해도 되고, 상위의 제어 장치 등에 의해 제어되어, 기록 타이밍 신호, 기록 데이터, 서보 제어 신호 등을 출력해도 된다.

기록 신호 변조부(15)는, 기록 데이터를 광 디스크(2)에 기록하도록 픽업(11)을 구동하는 신호를 출력한다. 그 때문에 기록 신호 변조부(15)는, 기록 데이터를 기록 신호로 변조하여 픽업(11)에 출력한다. 그리고, 이 신호를 수취한 픽업(11)은, 기록 신호에 기초하여, 광 디스크(2)에 레이저 광을 조사한다.

이때, 기록 신호 변조부(15)는, 제어 장치(14)가 출력한 기록 타이밍 신호에 기초하여, 기록 신호의 출력을 개시한다. 즉, 이 기록 타이밍 신호는, 기록을 개시할 타이밍을 나타내는 신호, 바꾸어 말하면, 픽업(11)이 기록 데이터를 기록할 광 디스크(2)의 어드레스에 레이저 광을 조사할 수 있는 상태에 있는 것을 나타내는 신호이다. 또한, 기록 신호 변조부(15)는, PLL 회로(100)가 출력하는 기록 클럭 신호에 동기하여, 이 기록 신호를 출력한다.

서보 신호 앰프(16)는, 픽업(11)이 출력한 워블 신호를 증폭하여, 서보 신호 처리부(17)에 출력한다.

서보 신호 처리부(17)는, 서보 신호 앰프가 출력한 워블 신호와, 제어 장치(14)가 출력한 서보 제어 신호에 기초하여, 광 디스크(2)의 회전과, 픽업(11)의 위치를 제어한다. 이때문에, 서보 신호 처리부(17)는, 워블 신호와 서보 제어 신호에 기초하여, 슬레드 모터(18)에 슬레드 모터 제어 신호를 출력하고, 스핀들 모터(19)에 스핀들 모터 제어 신호를 출력한다.

슬레드 모터(18)는, 서보 신호 처리부(17)가 출력한 슬레드 모터 제어 신호에 의해 구동되어, 픽업(11)을 소정의 위치로 이동시킨다.

스핀들 모터(19)는, 서보 신호 처리부(17)가 출력한 스핀들 모터 제어 신호에 의해 구동되어, 광 디스크(2)를 회전시킨다. 이때, 스핀들 모터(19)는, 예를 들면, CAV(Constant Angular Velocity) 기록의 경우, 광 디스크(2)를 일정한 회전수로 회전시킨다. CLV(Constant Linear Velocity) 기록의 경우에는, 픽업(11)의 위치에 따라 광 디스크(2)의 회전수를 가변시켜도 된다.

이상, 기록 장치(1)의 구성에 대하여 설명하였다. 또한, 이 기록 장치(1)는, 상기한 구성 외에 트랙킹이나 포커싱 조정 회로 등의 제반의 회로를 포함할 수 있지만, 여기서의 상세한 설명은 생략한다. 다음으로, 이러한 구성의 기록 장치(1)에 의한 기록 동작의 개요에 대하여 설명하면 이하와 같이 된다.

<기록 장치(1)의 동작>

우선, 제어 장치(14)는, 소정의 기록 데이터를 기록하기 위해, 서보 신호 처리부(17) 등을 통하여, 광 디스크(2)를 회전시키면서, 픽업(11)을 소정의 위치로 이동시킨다. 그리고, 제어 장치(14)는, 기록 신호 변조부(15) 등을 통하여 픽업(11)에 소정의 레이저 광을 조사시킨다.

이 레이저 광은, 광 디스크(2)에 조사되어 반사한다. 하지만, 이 반사광은, 광 디스크(2)의 그루브 상에 형성된 워블에 의해 변조된다. 즉, 이 반사광은, 워블의 변조 주파수와 마찬가지의 주파수로 변조된다. 그리고, 픽업(11)은, 이 반사광을 전기 신호인 워블 신호로 변환하여 출력한다.

이 워블 신호를 수취한 어드레스 복조부(12)와 그것에 접속된 어드레스 복호부(13)는, PLL 회로(100)가 출력하는 비교 클럭 신호 등을 이용하여, 이 워블 신호에 포함되는 변조로부터 어드레스 정보를 디코드하여, 제어 장치(14)에 출력한다. 이 어드레스 정보는 픽업(11)이 레이저 광을 조사할 수 있는 상태에 있는 광 디스크(2)의 기록면 상의 위치를 나타낸다.

그리고, 제어 장치(14)는, 이 어드레스 정보가, 소정의 기록 데이터를 기록할 목표의 어드레스와 일치하도록, 광 디스크(2)의 회전수나 픽업(11)의 위치 등을 조절한다. 그리고, 양 어드레스가 일치한 경우, 즉, 기록하고자 하는 어드레스에 픽업(11)이 도달한 경우에, 기록 타이밍 신호와 기록 데이터를 출력한다.

이 기록 타이밍 신호를 수취한 경우, 기록 신호 변조부(15)는, 기록 데이터를 기록 신호로 변조하여 픽업(11)에 출력하고, 기록 데이터를 기입하도록 픽업(11)에 레이저 광을 조사시킨다. 이때, PLL 회로(100)는, 워블 신호로부터 기록 클럭 신호를 생성한다. 기록 신호 변조부(15)는, 이 기록 클럭 신호와 동기하여, 픽업(11)이 기록 데이터의 기입을 행하게 한다.

이상 설명한 동작에 의해, 기록 장치(1)는, 광 디스크(2)의 원하는 어드레스에 원하는 기록 데이터를 기록시킬 수 있다. 그러나, PLL 회로(100)가 출력하는 기록 클럭 신호에 에러가 포함되는 경우, 가령 목표로 하는 어드레스에 기입을 개 시하였다고 해도, 기록 데이터를 기입하고 있는 도중에 어드레스가 어긋나게 된다. 그러나, 본 실시예에 따른 PLL 회로(100)에 따르면, 이러한 에러를 저감할 수 있다. 이 본 실시예에 따른 PLL 회로(100)에 대해서, 이하에서 상세하게 설명한다.

<PLL 회로(100)의 구성>

우선, 도 2를 참조하여, 본 실시예에 따른 기록 장치(1)가 갖는 PLL 회로(100)의 구성에 대하여 설명한다. 도 2는, 본 실시예에 따른 PLL 회로(100)의 구성을 설명하기 위한 설명도이다. 또한, 도 2에서, 입력 단자(101)는, 도 1 중의 픽업(11)으로부터의 워블 신호가 입력하는 단자이다. 출력 단자(102)는, 도 1 중의 기록 신호 변조부(15)에 접속되고, 기록 클럭 신호를 출력하는 단자이다. 또한, 출력 단자(103)는, 도 1의 어드레스 복조부(12) 및 어드레스 복호부(13)에 접속되고, 비교 클럭 신호를 출력하는 단자이다.

도 2에 도시하는 바와 같이, PLL 회로(100)는, VCO(110)와, A/D 변환기(120)와, 정규화기(130)와, 분주기(140)와, 위상 비교기(150)와, 루프 필터(이하 "LF"라고도 함.)(160)를 갖는다. PLL 회로(100)는, 출력 신호를 피드백하는 피드백 회로를 형성한다.

VCO(110)는, PLL 회로(100)의 출력 신호인 기록 클럭 신호(이하 "클럭 신호" 라고도 함.)를 발진하는 발진기의 일례이다. 이 VCO(110)는, 위상 비교기(150)로부터 LF(160)를 통하여 입력하는 신호(전압값)에 따라서, 클럭 신호의 발진 주파수가 변화된다. 이 VCO(110)는, 입력하는 신호에 의해 클럭 신호의 발진 주파수가 변화되는 구성이면 어떻게라도 구성할 수 있다. 예를 들면, 입력한 신호를 D/A 변 환기(Digital to Analog Converter)에서 아날로그값으로서 출력하는 아날로그 회로일 수 있다. 위상 비교기(150)가 출력하는 신호가 전류값인 경우에는, 이 전류값에 따라서, 클럭 신호의 발진 주파수가 변화되는 구성일 수 있다.

그리고, VCO(110)가 발진하는 클럭 신호는, PLL 회로(100)의 출력 신호로서 출력됨과 함께, A/D 변환기(120) 및 분주기(140)에도 출력된다.

A/D 변환기(120)는, VCO(110)가 발진한 클럭 신호를 샘플링 클럭으로서 이용하여, 아날로그의 입력 신호인 워블 신호(이하 "입력 신호"라고도 함)를 디지털 신호로 변환하여, 정규화기(130)에 출력하는 변환기의 일례이다.

정규화기(130)는, A/D 변환기(120)가 디지털화한 디지털 신호(즉 디지털화된 워블 신호)를 수취하고, 이 디지털 신호의 진폭값을 정규화(규격화)한다. 그리고, 정규화기(130)는, 정규화한 디지털 신호를 위상 비교기(150)에 출력한다. 이 정규화기(130)의 구성에 대해서는, 후술한다.

분주기(140)는, VCO(110)가 발진한 클럭 신호를 수취하고, n분주한다. 그리고, 분주기(140)는, 이 n분주(즉, 주파수를 1/n배)한 신호를 비교 클럭 신호로 하여, 위상 비교기(150)에 피드백한다.

또한, 본 실시예에 따른 기록 장치(1)의 경우, 이 비교 클럭 신호는, 어드레스 복조부(12) 및 어드레스 복호부(13)에도 출력된다.

위상 비교기(150)는, 정규화기(130)가 정규화한 디지털 신호의 위상과, 분주기(140)가 n분주하여 피드백한 비교 클럭 신호의 위상,이 일치하도록, VCO(110)가 출력하는 클럭 신호의 위상을 제어하는 위상 제어기의 일례이다.

바꾸어 말하면, 이 위상 비교기(150)는, 정규화기(130)로부터 정규화한 디지털 신호를 수취하고, 분주기(140)가 n분주한 비교 클럭 신호를 수취한다. 그리고, 위상 비교기(150)는, 이 디지털 신호와 비교 클럭 신호의 위상차가, 감소하여 약 0으로 되도록, LF(160)를 통하여, VCO(110)에 전압 신호를 출력한다.

그 때문에 위상 비교기(150)는, 승산 회로(151)와, 가산 회로(152)와, FF(153)를 갖는다.

승산 회로(151)는, 정규화기(130)가 정규화한 디지털 신호와, 분주기(140)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호를 승산한다. 또한, 이 승산 회로(151)는, 분주기(140)로부터의 비교 클럭 신호가 1, -1을 나타내는 2값화된 값인 경우, A/D 변환기(120)로부터의 디지털 신호를, 비교 클럭 신호가 -1일 때로 반전하여 출력하고, 비교 클럭 신호가 1일 때에는 그대로 출력하는 회로이어도 된다.

가산 회로(152)는, 분주기(140)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호에 기초하여, 승산 회로(151)로부터의 출력 신호를 비교 구간분 가산하여, 그 가산 결과를 출력하는 회로이다. 또한, 이 "비교 구간"이란, 위상 비교기(150)에 의한 위상의 비교를 행하는 시간 간격을 나타낸다. 즉, 예를 들면, 입력 신호인 워블 신호의 1주기분의 위상을 비교하는 경우, 이 비교 구간은, 1주기로 설정되어도 된다. 또한, 이하에서는 간단히 "구간"이라고 하는 경우, 워블 신호의 1주기분의 시간 간격을 나타낸다.

이 가산 회로(152)는, 예를 들면, PLL 회로(100)가 입력 신호를 n체배(즉, 주파수를 n배)하여 클럭 신호를 생성하는 경우, n개의 데이터를 가산해도 된다.

FF(153)는, 분주기(140)가 클럭 신호를 n분주하여 피드백한 비교 클럭 신호에 기초하여, 가산 회로(152)가 가산하여 출력한 신호를 LF(250)에 출력하기 위해서, 일시적으로 유지한다.

LF(250)는, 위상 비교기(240)로부터의 출력 신호, 즉 VCO(210)의 발신 주파수를 제어하기 위한 신호를 평활화하여, VCO(210)에 출력하는 회로이다. 예를 들면, LF(250)는 IIR 필터에 의해 구성된다.

이상의 구성을 갖는 PLL 회로(100)는, 입력 신호에 동기한 클럭 신호, 즉 입력 신호를 n체배한 클럭 신호를, VCO(110)로부터 출력한다. 이 PLL 회로(100)에 따르면, A/D 변환기(120)에 의해 디지털화된 디지털 신호를 정규화하는 정규화기(130)를 포함하는 것을 하나의 특징으로 한다. 이 정규화기(130)에 대하여 설명하면, 이하와 같이 된다.

<정규화기(130)의 구성>

본 실시예에 따른 정규화기(130)는, 진폭 측정 회로(131)와, 지연 회로(132)와, 제산 회로(133)를 갖는다.

진폭 측정 회로(131)는, A/D 변환기(120)가 변환한 디지털 신호의 입력을 받아, 이 디지털 신호를 정규화할 때에 기준으로 되는 진폭값(기준 진폭값, 이하 간단히 "진폭값"라고도 함.)을 측정한다. 즉, 진폭 측정 회로(131)는, PLL 회로(100)의 내부에서, AGC(Auto Gain Control)를 행하여 위상 비교기(150)에 입력하는 디지털 신호를 안정시키기 위해, 디지털 신호의 진폭값을 측정한다.

이 진폭 측정 회로(131)는, 예를 들면, 평균값 측정 회로로 구성되어도 된 다. 이 경우, 진폭 측정 회로(131)는, 이 기준으로 되는 진폭값로서, 예를 들면, 입력 신호의 m주기분의 진폭, 즉, m개의 워블분(이하 "구간 m"이라고도 함)의 워블 신호의 진폭의 평균값을 산출해도 된다. 또한, 이 진폭 측정 회로(131)는, 예를 들면, 최대값 측정 회로로 구성되어도 된다. 이 경우, 진폭 측정 회로(131)는, 이 기준으로 되는 진폭값으로서, 예를 들면, 입력 신호의 각 주기의 최대 진폭값, 즉, 1워블분의 워블 신호의 최대 진폭값을 측정해도 된다. 그러나, 본 발명은 이러한 예에 한정되지 않고, 진폭 측정 회로(131)는, 정규화 시에 기준으로 되는 진폭을 측정하는 회로이면 다른 회로로 구성되어도 된다.

지연 회로(132)는, A/D 변환기(120)가 변환한 디지털 신호의 입력을 받아, 이 디지털 신호를 진폭 측정 회로(131)가 측정에 필요로 한 시간분만큼 지연시킨다. 즉, 예를 들면, 진폭 측정 회로(131)가 평균값 측정 회로인 경우, 워블 신호를 구간 m만 평균을 취하기 때문에, 구간 m에 상당하는 시간분만큼 진폭 측정 회로(131)로부터 출력되는 진폭은 지연된다. 따라서, 이 지연 회로(132)에서, 디지털 신호를 동등한 시간분의 지연량만큼 지연시킴으로써, 디지털 신호와 진폭값을 동기시킬 수 있다. 또한, 예를 들면, 진폭 측정 회로(131)가 최대값 측정 회로인 경우, 각 구간에 대하여 진폭을 측정해도 되고, 이때의 지연량은, 최대값 측정 회로가 최대값을 측정하는 데에 필요로 하는 시간분에 상당해도 된다. 또한, 이 지연 회로(132)는, 예를 들면, 시프트 레지스터에 의해 구성되어도 된다.

제산 회로(133)는, 지연 회로(132)가 지연시킨 디지털 신호를, 진폭 측정 회로(131)가 측정한 진폭값으로 제산함으로써, 디지털 신호를 정규화한다. 그리고, 제산 회로(133)는, 정규화한 디지털 신호를 위상 비교기(150)에 출력한다. 이와 같이, 제산 회로(133)에서 디지털 신호를 기준으로 되는 진폭값으로 제산함으로써, 위상 비교기(150)에 입력하는 디지털 신호, 즉, 워블 신호의 진폭을 에러 등에 관계없이 거의 일정하게 유지할 수 있다.

이때, 상기한 제산 회로(133)를 포함하는 정규화기(130)는, A/D 변환기(120)에 의해 디지털 신호로 변환된 입력 신호(워블 신호)를 정규화한다. 따라서, 입력하는 워블 신호마다 정규화하는 것이 가능하게 되어, 종래의 AGC 회로보다도 처리 속도를 빠르게 할 수 있다.

이 효과를 더욱 높이기 위해서, 본 실시예에 따른 PLL 회로(100)에 따르면, 제산 처리에 필요로 하는 시간도 삭감할 수 있다. 이러한 효과를 발휘하는 제산 회로(133)의 예에 대해서, 도 3을 참조하여 설명한다.

<제산 회로(133)의 구성의 일례>

도 3은, 본 실시예에 따른 PLL 회로(100)가 갖는 제산 회로(133)의 일례를 설명하기 위한 설명도이다. 또한, 도 3에서, 입력 단자(104)는, 도 2 중의 진폭 측정 회로(131)로부터의 진폭값(제산 계수)이 입력되는 단자이다. 입력 단자(105)는, 지연 회로(132)로부터의 지연된 디지털 신호가 입력되는 단자이다. 또한, 출력 단자(106)는, 위상 비교기(150)에 접속되고, 제산 결과인 제산값, 즉 정규화된 디지털 신호(워블 신호)를 출력하는 단자이다.

본 실시예에 따른 PLL 회로(100)가 갖는 제산 회로(133)의 일례는, 도 3에 도시하는 바와 같이, 제산값 테이블(134)을 갖는다.

제산값 테이블(134)은, 예를 들면, ROM 등에 기록된 룩업 테이블 등(예를 들면, ROM　TABLE 등)에 의해 구성된다. 제산값 테이블(134)은, 입력하는 디지털 신호와 진폭값을 테이블 변환한다. 즉, 제산값 테이블(134)은, 디지털 신호를 진폭값으로 나누었을 때에 얻어지는 제산값을, 복수의 디지털 신호와 복수의 진폭값의 조합에 대하여 기억해 둔다. 이때, 제산값 테이블(134)은, 제산값을 제산에 사용한 디지털 신호 및 진폭값에 대응하여 기억한다.

바꾸어 말하면, 제산값 테이블(134)은, 예를 들면, 복수의 디지털 신호 및 복수의 진폭을 각각 종축 및 횡축에 배치하고, 각 디지털 신호와 각 진폭값의 교점에 그들에 의한 제산값을 배치한 매트릭스 형상의 정보를 테이블로서 갖고 있다.

그리고, 제산값 테이블(134)은, 진폭 측정 회로(131) 및 지연 회로(132)로부터 진폭값 및 디지털 신호가 입력된 경우, 그 진폭값 및 디지털 신호에 대응한 제산값을, 기억한 복수의 제산값 중에서 추출하여 출력한다.

이와 같이, 제산 회로(133)가 제산값 테이블(134)을 가짐으로써, 승산 처리 등에 비하여 처리에 시간이 걸리고, 회로 구성도 복잡해지는 제산 처리를 행하지 않고, 디지털 신호를 진폭값으로 제산한 값인 제산값을 출력할 수 있다. 따라서, 광 디스크(2)의 포맷에 따라서는, 매우 높은 주기의 고주파 신호로 되는 워블 신호도 처리하는 것이 가능하게 된다.

그러나, 제산 회로(133)는, 이 예에 한정되는 것이 아니다.　이 제산 회로(133)의 다른 예에 대해서, 도 4를 참조하여 설명한다.

<제산 회로(133)의 구성의 다른 예>

도 4는, 본 실시예에 따른 PLL 회로(100)가 갖는 제산 회로(133)의 다른 예를 설명하기 위한 설명도이다.

본 실시예에 따른 PLL 회로(100)가 갖는 제산 회로(133)의 다른 예는, 도 4에 도시하는 바와 같이, 복수의 승산 회로(135)와, 복수의 앤드 회로(136)와, 게인 선택 회로(137)와, 가산 회로(138)를 갖는다.

복수의 승산 회로(135)의 각각은, 디지털 신호의 입력을 받아, 양수배하여 출력한다. 그 때문에 복수의 승산 회로(135)는, 병렬로 배치되고, 동일한 디지털 신호를 수취한다. 또한, 각 승산 회로(135)의 배율, 즉 승산하는 양수값은, 예를 들면, 1/2, 1/4, 1/8, 1/16으로 설정된다. 이와 같이 각 승산 회로(135)의 배율을 1/2의 배수로 함으로써, 예를 들면 2값화한 디지털 신호를 1자리 시프트 연산함으로써 승산 결과를 얻을 수 있다. 따라서, 처리를 고속화할 수 있다. 이 경우, 승산 회로(135)는, 예를 들면, 시프트 연산 회로에 의해 구성되어도 된다.

그리고, 각 승산 회로(135)는, 승산 결과를 각각 대응한 앤드 회로(136)에 출력한다. 각 앤드 회로(136)는, 게인 선택 회로(137)로부터의 출력 신호가 입력된 경우에, 그 앤드 회로(136)에 대응한 승산 회로(135)가 출력한 승산 결과를, 가산 회로(138)에 출력한다.

게인 선택 회로(137)는, 진폭 측정 회로(131)가 측정한 진폭값을 수취하고, 그 진폭값에 대응한 앤드 회로(136)에 신호를 출력한다. 즉, 게인 선택 회로(137)는, 입력한 진폭값에 의해 어느 앤드 회로(136)를 선택할지가 미리 결정되어 있다. 그리고, 게인 선택 회로(137)는, 진폭값이 입력된 경우, 그 진폭값에 대응지어진 앤드 회로(136)에 신호를 출력한다. 이러한 게인 선택 회로(137)는, 예를 들면, 진폭값에 의해 어느 앤드 회로(136)에 출력할지를 정한 테이블 등에 의해 구성되어도 된다.

가산 회로(138)는, 앤드 회로(136)로부터 출력되는 1 또는 2 이상의 승산 결과를 가산하여, 제산값을 출력한다.

즉, 이 제산 회로(133)의 다른 예는, 입력하는 디지털 신호에 대하여, 복수의 양수값으로 제산한 값을 생성하고, 이 제산한 값을 조합하여 가산함으로써, 디지털 신호를 진폭값으로 제산한 값과 거의 동일한 값을 생성하여, 제산값으로서 출력할 수 있다.

또한, 상기한 승산 회로(135)의 배율은, 1/2의 배수에 한정되는 것이 아니라, 양수값의 배율이면 어떻게라도 설정할 수 있다.

이러한 제산 회로(133)의 다른 예에 따르면, 상기한 제산 회로(133)의 일례 와 마찬가지로, 제산 처리를 하지 않고, 제산값을 생성할 수 있다. 따라서, 광 디스크(2)의 포맷에 의해서, 매우 높은 주기의 고주파 신호로 되는 워블 신호도 처리하는 것이 가능하게 된다.

<PLL 회로(100)의 동작>

이상, PLL 회로(100)의 구성에 대하여 설명하였다.　

다음으로, 도 2 및 도 5~도 8을 참조하여, 이 PLL 회로(100)의 동작에 대하여 설명한다. 특히, 위상 비교기(150)로부터의 출력값을 중심으로 설명한다.

도 2의 PLL 회로(100)의 입력 단자(101)에 입력 신호(워블 신호)가 입력되 면, A/D 변환기(120)에 의해, 이 입력 신호는, VCO(110)가 출력하는 클럭 신호를 샘플링 클럭으로 하여, 디지털화된다. 그리고, 이 디지털 신호는, 정규화기(130)에 출력된다.

정규화기(130)는, 디지털 신호의 진폭을 정규화한다.

구체적으로는, 디지털 신호는, 분기되어 진폭 측정 회로(131)와 지연 회로(132)에 입력된다. 그리고, 진폭 측정 회로(131)는, 디지털 신호의 진폭값을 측정하고, 이 진폭값을 제산 회로(133)에 출력한다. 이 진폭값은, 예를 들면, 1 또는 2 이상의 구간의 디지털 신호의 최대값이어도 되고, 복수의 구간의 디지털 신호의 평균값이어도 된다. 한편, 지연 회로(132)에 입력된 디지털 신호는, 진폭 측정 회로(131)가 측정에 필요로 한 시간분만큼 지연되어, 제산 회로(133)에 출력된다.

그리고, 지연된 디지털 신호는, 제산 회로(133)에 의해, 진폭값으로 제산되어 정규화된다. 즉, 디지털 신호는, 진폭값에 의해 정규화(제산)되므로, 항상 거의 일정한 출력값으로 유지된다. 보다 구체적으로는, 정규화기(130)에 입력하는 디지털 신호의 진폭값이 큰 경우, 정규화기(130)는, 그 진폭값으로 제산한 디지털 신호를 출력한다. 그 결과, 출력하는 디지털 신호의 진폭값이 과잉으로 커지는 것을 방지할 수 있다. 그리고, 정규화기(130)에 입력하는 디지털 신호의 진폭이 작은 경우, 정규화기(130)는, 그 진폭값으로 디지털 신호를 제산한다. 즉, 진폭값이 1 이하이면, 디지털 신호는 제산됨으로써, 증폭된다. 따라서, 정규화기(130)는, 진폭이 작은 디지털 신호를 제산에 의해 증폭하여 출력하므로, 출력하는 디지털 신호의 진폭값이 과잉으로 작아지는 것을 방지할 수 있다.

다음으로, 정규화된 디지털 신호는, 위상 비교기(150)에 보내진다. 위상 비교기(150)에 의해, 분주기(140)가 PLL 회로(100)의 출력값인 클럭 신호를 n분주하여 피드백한 비교 클럭 신호와 비교된다. 이 위상 비교는, 승산 회로(151)와, 가산 회로(152),에 의해 행하여진다. 또한, FF(153)는, 이 비교 결과인 출력 신호를 일시적으로 유지하여 LF(160)에 출력하는 역할을 담당한다.

그리고, 위상 비교기(150)는, 디지털 신호와 비교 클럭 신호에 위상차가 있는 경우에, 소정의 신호(여기서는, 전압값)를 출력하여, VCO(110)가 발진하는 클럭 신호의 위상을 제어한다. 즉, 위상 비교기(150)의 출력값의 대소에 의해, PLL 회로(100)가 출력하는 클럭 신호의 주파수가 결정되게 된다. 또한, LF(160)는, 위상 비교기(150)로부터의 소정의 신호를 평활화하여 VCO(110)에 출력하는 역할을 담당한다.

본 실시예에 따른 PLL 회로(100)에 따르면, 입력 신호의 진폭값에 상관없이, 이 클럭 신호의 주파수를 안정시킬 수 있다. 바꾸어 말하면, 클럭 신호의 주파수를 안정시키기 위해서는, VCO(110)에의 입력 신호, 즉 위상 비교기(150)의 출력 신호가 안정될 필요가 있다. 본 실시예에 따른 PLL 회로(100)에 따르면, 위상 비교기(150)에 입력하는 디지털 신호를 안정시킬 수 있다. 그 결과, 이 위상 비교기(150)의 출력 신호를 안정시킬 수 있어, 결과적으로 클럭 신호의 주파수를 안정시키는 것이 가능하다.

따라서 이하에서는, 도 5~도 8을 참조하여, 위상 비교기(150)의 동작의 개략에 대하여 설명한 후, 이 본 실시예에 따른 PLL 회로(100)에 의한 위상 비교 기(150)의 안정된 출력에 대해서, 출력이 안정되지 않는 종래의 경우와 비교하면서 설명한다.

<위상 비교기(150)의 동작>

도 5는, 디지털 신호와 비교 클럭 신호에 위상차가 없는 경우의 위상 비교기(150)의 동작의 개요를 설명하기 위한 그래프이다.

도 5에서 횡축은, 시간축을 나타내고, 종축은, 위에서부터 디지털 신호, 비교 클럭 신호, 승산파, 가산 출력의 각각의 진폭값을 모식적으로 나타내고 있다.

이 디지털 신호는, A/D 변환기(120)에서 디지털화된 워블 신호를 나타낸다.

비교 클럭 신호("비교 주파수"라고도 함)는, 분주기(140)에서 분주된 클럭 신호를 나타낸다. 이때, 비교 클럭 신호의 일례로서, 1 또는 0의 2값화된 값(방형파)인 경우를 설명한다.

승산파는, 승산 회로(151)가 디지털 신호와 비교 클럭 신호를 승산한 신호를 나타낸다. 이 경우, 승산 회로(151)는, 비교 클럭 신호가 1일 때에, 디지털 신호를 출력하고, 0일 때에 디지털 신호를 -1배하여 출력한다.

또한, 승산 회로(151)는, 비교 클럭 신호로서 1 또는 0의 방형파가 아니라 정현파가 사용되는 경우나 1 또는 -1의 2값화된 방형파가 사용되는 경우, 디지털 신호와 비교 클럭 신호를 승산한다.

가산 출력은, 가산 회로(152)에 의해 승산파를 비교 주기(비교 구간)마다 가산한 신호를 나타낸다. 이 횡축, 종축 및 각 신호에 대해서는, 도 6~도 8도 공통이다.

도 5에 도시하는 디지털 신호와 비교 클럭 신호는, 동기하고 있으며 위상차가 약 0이다. 이 경우, 시점 t2에서 VCO(110)에 출력되는 가산 출력은 0으로 된다. 따라서, VCO(110)는, 클럭 신호의 위상을 유지한다.

한편, 위상차가 있는 경우를 도 6 및 도 7에 도시한다.

도 6은, 디지털 신호가 비교 클럭 신호에 대하여 지연된 경우의 위상 비교기(150)의 동작의 개요를 설명하기 위한 그래프이다. 도 7은, 디지털 신호가 비교 클럭 신호에 대하여 행한 경우의 위상 비교기(150)의 동작의 개요를 설명하기 위한 그래프이다.

도 6에 도시하는 바와 같이, 디지털 신호가 비교 클럭 신호에 대하여 지연된 경우, 양 신호의 위상에는 위상차가 생긴다. 이 위상차는, 시점 t2에서의 VCO(110)에의 출력인 가산 출력으로 된다. 즉, 시점 t2에서의 가산 출력이 플러스의 값으로 되고, 이 가산 출력의 크기에 따라, VCO(110)가 발진하는 클럭 신호의 위상이, 디지털 신호와 비교 클럭 신호의 위상차가 없어지도록, 제어된다.

한편, 도 7에 도시하는 바와 같이, 디지털 신호가 비교 클럭 신호에 대하여 진행된 경우, 양 신호의 위상에는 도 6과는 반대의 위상차가 생긴다. 이 위상차도, 시점 t2에서의 VCO(110)에의 출력인 가산 출력으로 된다. 즉, 시점 t2에서의 가산 출력이 마이너스의 값으로 되고, 이 가산 출력에 의해, VCO(110)가 발진하는 클럭 신호의 위상이, 디지털 신호와 비교 클럭 신호의 위상차가 없어지도록, 제어된다.

그러나, 종래의 PLL 회로(200)와 같이, 입력 신호인 워블 신호의 진폭값이 저하한 경우, VCO(110)를 제어하기 위해 출력되는 가산 출력의 값은, 위상차뿐만 아니라, 이 워블 신호의 진폭값에 의해 영향을 받게 된다. 즉, 워블 신호의 진폭값의 변화가 VCO(110)의 클럭 신호에 영향을 주게 된다. 이 워블 신호의 진폭의 변화에 의한 가산 출력 값의 변화를, 상기한 도 6과 대비하면서, 도 8을 참조하여 설명한다.

도 8은, 워블 신호가 감소하고, 또한, 디지털 신호가 지연된 경우의 위상 비교기(150)의 동작의 개요를 설명하기 위한 그래프이다.

도 8에 도시하는 바와 같이, 워블 신호의 진폭값이 약 1/2배로 감소한 경우, 위상 비교기(150)에 입력되는 디지털 신호의 진폭값도 약 1/2배로 감소하게 된다. 이 경우도, 디지털 신호가 비교 클럭 신호에 대하여 지연되면, 양 신호의 위상에는 위상차가 생긴다. 그러나, 이 위상차에 의한 시점 t2에서의 가산 출력의 크기도, 도 6에 도시하는 본 실시예에 따른 PLL 회로(100)의 경우의 가산 출력의 크기에 비하여 약 1/2배로 감소하게 된다. 즉, 관련 기술의 PLL 회로(200)에 따르면, 입력 신호의 진폭이 약 1/2로 되면, 위상 비교기(240)는, 위상차는 변화되지 않고 있는데 위상차가 약 1/2로 된 것처럼 작동하게 된다.

이 가산 출력의 크기의 변화는, VCO(110)가 발진하는 클럭 신호의 위상의 제어에 영향을 주게 된다. 바꾸어 말하면, VCO(110)가 발진하는 클럭 신호의 위상은, 가산 출력의 크기에 의해 제어된다. 그러나, 워블 신호의 진폭의 변동에 의해, 가산 출력의 크기가 변화되어, 적절하게 클럭 신호의 위상을 제어할 수 없게 된다. 따라서, 관련 기술의 PLL 회로(200)나 종래의 PLL 회로에 따르면, 워블 신 호의 진폭의 변동에 의해, 출력하는 클럭 신호의 위상이 안정되지 않고, 클럭 신호의 위상 오차로서 출력되게 된다.

이 관련 기술의 PLL 회로(200)에 대하여, 본 실시예에 따른 PLL 회로(100)에 따르면, 상술한 바와 같이 위상 비교기(150)에 입력되는 디지털 신호의 진폭을 거의 일정하게 유지할 수 있기 때문에, PLL 회로(100)로부터 출력되는 클럭 신호의 위상을 항상 안정되게 할 수 있다.

<본 실시예에 따른 이점>

이상, 본 실시예에 따른 기록 장치(1) 및 PLL 회로(100)에 대하여 설명하였다.

본 실시예에 따른 PLL 회로(100)에 따르면, 위상 비교기(150)에 입력하는 디지털 신호의 진폭값을 거의 일정하게 안정시킬 수 있다. 따라서, PLL 회로(100)의 출력인 클럭 신호의 위상 오차를 저감할 수 있다.

또한, 일반적으로 PLL 회로(100)에의 입력 신호인 워블 신호는, 높은 주파수를 갖는다. 그러나, 본 실시예에 따른 PLL 회로(100)에 따르면, A/D 변환기(120)에 의해 디지털화된 워블 신호를 정규화하기 때문에, 이러한 고주파의 워블 신호마다(구간마다), 즉, 워블 신호의 1파장마다 정규화할 수 있다. 따라서, 고주파의 워블 신호도, 정규화할 수 있어, 클럭 신호의 위상 오차를 저감할 수 있다.

또한, 정규화기(130)가 상기에서 설명한 제산 회로(133)의 일례 또는 다른 예 등을 가짐으로써, 정규화에 필요한 제산 처리를 고속화할 수 있어, 고주파의 워블 신호에 대응하는 것을 가능하게 하고 있다.

그리고, 이러한 PLL 회로(100)를 포함하는 본 실시예에 따른 기록 장치(1)에 따르면, 광 디스크(2) 등의 기록 매체에 기록을 행하는 경우에, 인접 트랙으로부터의 크로스토크나 비트, 기록 전과 기록 후의 출력 진폭의 차이, 기록 매체의 품질의 변동 등에 의한 워블 신호의 진폭 변동에 의해 발생하는 지터를 저감할 수 있다.

따라서, 크로스토크의 발생을 방지하거나, 비트의 영향을 억제하기 위해 요구되는 픽업(11) 등의 제조 공차를 완화할 수 있어, 각 구성간의 특성을 조제할 때에 요구되는 정밀도도 완화할 수도 있다. 따라서, 양산성을 향상시켜 수율을 개선할 수 있다.

또한, 워블 신호에 변동이 가해져도 충분히 복조할 수 있어, 올바른 어드레스를 읽어낼 수 있다. 따라서, 올바르게 어드레스 정보를 읽어낼 때까지의 불필요한 시간을 단축할 수 있으며, 또한, 품질에 변동이 큰 기록 매체에 대해서도, 안정되게 기록할 수 있다.

이상, 첨부 도면을 참조하면서 본 발명의 적합한 실시예에 대하여 설명하였지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 당업자이면, 특허청구범위에 기재된 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확하며, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라고 양해된다.

예를 들면, 상기 실시예에서는, 기본적인 PLL 회로(100)의 구성에 대하여 설명하다. 그러나, 본 발명은 이러한 예에 한정되지 않는다. 본 발명은, 디지털의 PLL 회로이면, 어떠한 구성의 PLL 회로에도 적용 가능하다. 예를 들면, 비교 클럭 신호가 1 또는 0의 2값화된 신호인 경우, 위상 비교기(150)의 승산 회로(151)와 가산 회로(152) 대신에, 비교 클럭 신호가 1일 때에, 디지털 신호를 가산하고, 비교 클럭 신호가 0일 때에, 디지털 신호를 감산하여, 비교하는 구간분만 적분하는 적분 회로 등을 사용해도 된다.

또한, 상기 실시예에서는, 제산 회로(133)의 일례 및 다른 예에 대하여 설명하였다. 그러나, 본 발명은 이러한 예에 한정되지 않는다. 제산 회로(133)는, 지연 회로(132)에서 지연된 디지털 신호를, 진폭 측정기(141)가 측정한 진폭값으로 제산할 수 있는 회로이면, 어떻게라도 구성할 수 있다.

또한, 상기 실시예에서는, 위상 비교기(150)는, FF(153)를 갖는 것으로 하였다. 그러나, 본 발명은 이러한 예에 한정되지 않는다. 예를 들면, 위상 비교기(150)의 구성이 출력 신호(가산 출력)를, LF(160)에 출력할 수 있는 구성이면 되고, 이 경우, 위상 비교기(150)는, FF(153)를 갖지 않는 구성으로 설계되어도 된다.

또한, 상기 실시예에서는, 도 5~도 8에, 각 신호의 파형을 도시하였다. 그러나, 이들 도면은, 위상 비교기(150)의 동작을 개념적으로 설명하는 것이며, 본 발명은 이러한 예에 한정되지 않는다. 즉, 예를 들면, 디지털 신호의 예로서 정현파의 디지털 신호를 설명하였지만, 이 디지털 신호는, 정현파로부터 변조된 신호이어도 된다. 또한, 비교 클럭 신호로서 1 또는 0으로 2값화된 신호를 도시하였지만, 이 비교 클럭 신호는, -1 또는 1로 2값화된 신호나 정현파의 신호이어도 된다. 이 경우, 승산 회로(151)는, 비교 클럭 신호와 디지털 신호를 승산하고, 가산 회로(152)는, 이 승산한 값을 간단히 1구간분 가산해도 된다.

또한, 상기 실시예에서는, 도 1에 기록 장치(1)의 구성을 도시하고, 이 구성에 대하여 설명하였다. 그러나, 본 발명은 이러한 예에 한정되지 않는다. 예를 들면, 본 발명은, 기록 매체에 형성된 변조(예를 들면, 워블 신호)를 읽어내어, 해당 변조로부터 기록 클럭 신호를 생성하여, 생성한 기록 클럭 신호를 이용하여 기록 매체에의 기록을 행하는, 모든 기록 장치에 적용할 수 있는 것은 물론이다.

도 1은 본 발명의 일 실시예에 따른 기록 장치의 구성을 설명하기 위한 블록도이고,

도 2는 본 발명의 일 실시예에 따른 PLL 회로의 구성을 설명하기 위한 블록도이고,

도 3은 본 발명의 일 실시예에 따른 PLL 회로가 갖는 제산 회로의 일례를 설명하기 위한 블록도이고,

도 4는 본 발명의 일 실시예에 따른 PLL 회로가 갖는 제산 회로의 다른 예를 설명하기 위한 블록도이고,

도 5는 위상차가 없는 경우의 위상 비교기의 동작의 개요를 설명하기 위한 그래프이고,

도 6은 디지털 신호가 지연한 경우의 위상 비교기의 동작의 개요를 설명하기 위한 그래프이고,

도 7은 디지털 신호가 진행하였을 경우의 위상 비교기의 동작의 개요를 설명하기 위한 그래프이고,

도 8은 워블 신호가 감소하고, 또한, 디지털 신호가 지연된 경우의 위상 비교기의 동작의 개요를 설명하기 위한 그래이고,

도 9는 관련 기술에 따른 PLL 회로의 구성을 도시하는 블록도이고,

도 10은 PLL 회로에 입력하는 워블 신호를 도시한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기록 장치

2 : 광 디스크

11 : 픽업

12 : 어드레스 복조부

13 : 어드레스 복호부

14 : 제어 장치

15 : 기록 신호 변조부

16 : 서보 신호 앰프

17 : 서보 신호 처리부

18 : 슬레드 모터

19 : 스핀들 모터

100　PLL 회로

101, 104, 105 : 입력 단자

102, 103, 106 : 출력 단자

110 : VCO　

120 : A/D 변환기

130 : 정규화기

131 : 진폭 측정 회로

132 : 지연 회로

133 : 제산 회로

134 : 제산값 테이블

135 : 승산 회로

136 : 앤드 회로

137 : 게인 선택 회로

138 : 가산 회로

140 : 분주기

150 : 위상 비교기

151 : 승산 회로

152 : 가산 회로

153　FF

160　LF

Claims (7)

1. 소정의 주파수를 갖는 입력 신호에 동기한 클럭 신호를 생성하는 PLL(Phase-Locked Loop) 회로로서,

   상기 클럭 신호를 발진 및 생성하는 발진기와,

   상기 발진기가 생성한 클럭 신호를 샘플링 클럭으로서 이용하여, 상기 입력 신호를 디지털 신호로 변환하는 변환기와,

   상기 발진기가 생성한 클럭 신호를 분주하여 비교 클럭 신호로서 생성하고, 상기 비교 클럭 신호를 피드백으로서 송신하는 분주기와,

   상기 변환기가 변환한 디지털 신호의 진폭값을 정규화하는 정규화기와,

   상기 정규화기가 생성한 정규화 디지털 신호와 상기 분주기가 피드백으로서 송신한 비교 클럭 신호 간의 위상차를 감소시키도록, 상기 발진기가 생성하는 클럭 신호의 위상을 제어하는 발진 제어기

   를 포함하는 PLL 회로.
2. 제1항에 있어서, 상기 정규화기는,

   상기 변환기가 생성한 디지털 신호의 진폭값을 측정하는 진폭 측정 회로와,

   상기 변환기가 생성한 디지털 신호를 상기 진폭 측정 회로가 수행한 측정에 수반되는 시간만큼 지연시키는 지연 회로와,

   상기 지연 회로가 생성한 지연 디지털 신호를 상기 진폭 측정 회로가 측정한 진폭값으로 제산하는 제산 회로를 포함하는 PLL 회로.
3. 제2항에 있어서,

   상기 제산 회로는, 미리 기억한 복수의 상기 정규화 디지털 신호로으로부터, 상기 지연 회로가 생성한 지연 디지털 신호 및 상기 진폭 측정 회로가 측정한 진폭값에 대응하는 정규화 디지털 신호를 추출하는 PLL 회로.
4. 제2항에 있어서, 상기 제산 회로는,

   상기 지연 회로가 생성한 지연 디지털 신호를 수취하고, 해당 디지털 신호를 각각 서로 다른 양수값에 의해 승산하는 복수의 승산 회로와,

   상기 복수의 승산 회로가 취득한 하나 이상의 승산 디지털 신호의 조합을 가산하여, 상기 지연 회로가 생성한 지연 디지털 신호를 상기 진폭 측정 회로가 측정한 진폭값으로 제산함으로써 취득한 제산값을 생성하는 가산 회로를 포함하는 PLL 회로.
5. 기록 매체로부터 판독한 소정의 주파수를 갖는 입력 신호에 동기한 기록 클럭 신호를 생성하는 PLL 회로를 포함하고, 상기 기록 클럭 신호에 기초하여 상기 기록 매체에 기록 데이터를 기록하는 기록 장치로서,

   상기 기록 클럭 신호를 발진 및 생성하는 발진기와,

   상기 발진기가 생성한 기록 클럭 신호를 샘플링 클럭으로서 이용하여, 상기 입력 신호를 디지털 신호로 변환하는 변환기와,

   상기 발진기가 발진한 기록 클럭 신호를 분주하고, 비교 클럭 신호로서 피드백하는 분주기와,

   상기 변환기가 생성한 변환 디지털 신호의 진폭값을 정규화하는 정규화기와,

   상기 정규화기가 생성한 정규화 디지털 신호와 상기 분주기가 피드백으로서 송신한 비교 클럭 신호 간의 위상차를 감소시키도록, 상기 발진기가 생성한 기록 클럭 신호의 위상을 제어하는 발진 제어기

   를 포함하는 기록 장치.
6. 소정의 주파수를 갖는 입력 신호에 동기한 클럭 신호를 생성하는 클럭 신호 생성 방법으로서,

   상기 클럭 신호를 샘플링 클럭으로서 이용하여, 상기 입력 신호를 디지털 신호로 변환하고, 해당 디지털 신호를 정규화하는 단계와,

   정규화한 상기 디지털 신호와 상기 클럭 신호를 분주하여 생성한 비교 클럭 신호 간의 위상차를 감소시키도록, 상기 클럭 신호를 생성하는 단계

   를 포함하는 클럭 신호 생성 방법.
7. 제6항에 있어서,

   상기 디지털 신호는, 상기 디지털 신호를 상기 디지털 신호의 진폭값에 의해 제산함으로써 정규화되는 클럭 신호 생성 방법.

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