JP2006228317A - クロック発生回路、およびディスク駆動装置 - Google Patents

Abstract

【課題】 小規模な回路でフレキシブルにクロックを発生させる。
【解決手段】 クロック発生回路１００において、速度データ生成回路１０は、２値化された所定の周期的な信号から、その立ち上がりエッジまたは立ち下がりエッジ間の期間をカウントすることにより、信号の周期を測定する。パルス生成用カウンタ６０は、本クロック発生回路１００から出力すべきクロックのパルス発生タイミングを設定するために必要な時間情報を生成する。ＡＮＤ回路５４は、周期を示す値と、カウンタのカウント値とが対応したとき、アクティブ状態の信号を出力する。
【選択図】 図１

Description

本発明は、周期的な信号からクロックを発生させるクロック発生回路に関し、特に光ディスクのウォブル信号からＰＬＬ（Phase Locked Loop）クロックを生成するのに適したクロック発生回路、およびディスク駆動装置に関する。

ＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷなど記録可能な光ディスクが普及してきている。このような光ディスクでは、ディスク上の情報を記録するトラックであるグルーブを所定周期で蛇行すなわちウォブリングさせており、このウォブリングに基づくウォブル信号の周期から記録グルーブにおける線速度を認識することができる。

また、ウォブル信号の中心周波数と記録ビットレートの関係は、例えばＤＶＤ−Ｒ／ＲＷではウォブル信号周波数が記録ビットレートの１８６分の１倍というように規定されているため、ウォブル信号に対してＰＬＬ回路にて所定の逓倍を行うことにより、記録位置の線速度に応じた記録クロックを生成することができる。例えば、特許文献１には、ウォブル信号からクロックを生成するＰＬＬクロック発生器が開示されている。

また、ウォブル信号を基に生成されたクロックは、ウォブル信号の復号にも利用される。例えば、特許文献２の図１４には、ＰＬＬ回路３３がウォブル信号を基にその２倍の周波数のクロックＣＬＫ１を生成し、ウォブル信号の波形変換のためのＡ／Ｄ変換器３４やＰＲフィルタ３６に供給する構成が開示されている。
特開２００４−３４３７２４号公報 特開２００４−１０３１８４号公報

このような状況の下、本発明者は、ウォブル信号のような周期的波形の信号から小規模な回路でクロックを発生させることができ、パルスを発生させる位相や周波数を容易に設定可能なクロック発生回路を開発するに至った。本発明はこうした状況に鑑みてなされたものであり、その目的は、小規模な回路でフレキシブルにクロックを発生させることができるクロック発生回路およびディスク駆動装置を提供することにある。

上記課題を解決するために、本発明のある態様はクロック生成回路である。このクロック生成回路は、２値化された所定の周期的な信号から、その立ち上がりエッジまたは立ち下がりエッジ間の期間を測定することにより、信号の周期を測定する周期測定部と、出力すべきクロックのパルス発生タイミングを設定するために必要な時間情報を生成するカウンタと、周期を示す値と、カウンタのカウント値とが対応したとき、アクティブ状態の信号を出力する論理回路と、を備える。「所定の周期的な信号」は、ウォブル信号であってもよい。「アクティブ状態の信号」は、２値化した場合のハイレベルの信号であってもよい。

この態様によると、２値化された所定の周期的な信号から、アナログ素子を用いずにクロックを生成することができるため、小規模な回路でクロックを生成することができる。また、カウンタのカウント値を調整することにより、クロックに発生させるべきパルスの位相を容易に調整することができる。

カウンタは、論理回路の出力信号がアクティブ状態になると、そのカウント値をリセットしてもよい。この態様によると、カウンタをリセットする構成を簡素化することができる。

周期を示す値から、その値の範囲内にて所定の中間値を生成する演算回路と、中間値とカウンタのカウント値とが対応したとき、アクティブ状態の信号を出力する第２論理回路と、周期を示す値および中間値を受ける複数の論理回路の出力信号の少なくとも一つがアクティブ状態の信号であるとき、アクティブ状態の信号を出力する第３論理回路と、をさらに備えてもよい。

この態様によると、パルスを発生させるための論理回路を複数設けることにより、所定の周期的な信号の一周期に対して、複数のパルスを発生させることができる。すなわち、その信号の周波数を変調したクロックを容易に生成することができる。また、中間値のレベルを調整することにより、クロックに発生させるべきパルスの位相を容易に調整することができる。

演算回路は、周期を示す値を１／２にした中間値を生成し、カウンタは、所定の周期的な信号の周期に対応するクロックの周期の１／４位相および３／４位相にパルスを発生させるよう、カウントしてもよい。

この態様によると、所定の位相でパルスを発生させるための論理回路を複数設けることにより、所定の周期的な信号の一周期に対して、２つのパルスを発生させることができる。すなわち、その信号の周波数を２倍にしたクロックを容易に生成することができる。

所定の周期的な信号の一周期に発生させるべきパルス数に応じて、周期を示す値の範囲内にて、それぞれ異なる複数の中間値を生成する演算回路と、複数の中間値をそれぞれ受ける並列に設けられた複数の第２論理回路と、周期を示す値を受ける論理回路および中間値を受ける論理回路を含む複数の論理回路の少なくとも一つがアクティブ状態の信号であるとき、アクティブ状態の信号を出力する第３論理回路と、を備えてもよく、複数の第２論理回路のそれぞれは、入力される中間値と、カウンタのカウント値とが対応したとき、アクティブ状態の信号を第３論理回路に出力してもよい。

この態様によると、所定の位相でパルスを発生させるための論理回路を複数設けることにより、所定の周期的な信号の一周期に対して、４つや８つなど複数のパルスを発生させることができる。すなわち、その信号の周波数を変調したクロックを容易に生成することができる。

周期測定部は、所定の周期的な信号の各周期にて立ち上がりエッジまたは立ち下がりエッジ間の期間を測定し、各周期から得られた測定値の平均値を、周期を示す値に設定してもよい。この態様によると、平均値を用いてクロックを発生させることにより、精度の高いクロックを生成することができる。すなわち、クロックの位相のずれを抑制することができる。

周期測定部は、各周期から得られた測定値が、そのときの周期を示す値から所定値以上乖離した値である場合、当該測定値を平均値算出の基礎から外してもよい。平均値を算出する基礎とする周期の数をプログラマブルに変更可能であってもよい。その「数」を設計者がコマンドで設定変更してもよい。

この態様によると、周期を示す値に対して大きく乖離する値を平均値算出の基礎にしないことにより、ジッタの大きい周期から、平均値で表される周期を示す値が大きく影響を受けることを抑制することができる。よって、より精度の高いクロックを生成することができる。また、所定の周期的な信号のジッタの程度により、平均値算出の基礎となるデータ数を設定変更できることから、適正な演算量で、精度の高いクロックを生成することができる。

クロックにおけるパルスを発生させるべき位相と、本クロック発生回路からフィードバックされたクロックにパルスが発生した位相との位相差を検出し、その補償値を生成する位相補償値生成部と、周期を示す値に補償値を加える補償部と、をさらに備えてもよい。この態様によると、出力中のクロックをフィードバックさせて、ＰＬＬ回路を構成することにより、精度の高いクロックを生成することができる。

位相補償値生成部は、本クロック発生回路からフィードバックされたクロックの各パルスについて検出した複数の位相差から、所定段数の移動平均値を算出し、補償値に設定してもよい。また、その移動平均値に対してデジタルフィルタを通してもよく、ゲイン調整を行ってもよい。この態様によると、ジッタの影響が抑制された補償値を生成することができる。

本クロック発生回路からフィードバックされたクロックのパルス間の期間を測定する第２周期測定部と、所定の周期的な信号の立ち上がりエッジおよび立ち下がりエッジを検出するエッジ検出回路と、立ち上がりエッジおよび立ち下がりエッジを検出したときにおける、第２周期測定部の測定値を出力するレジスタと、レジスタの出力値と、周期を示す値の１／４の値との差分を位相補償値として生成する位相補償値生成回路と、周期を示す値に補償値を加える補償部と、をさらに備えてもよい。

この態様によると、所定の周期的な信号の２倍の周波数のクロックを生成する場合、小規模な構成で容易にＰＬＬ回路を構成することができる。

本発明の別の態様はディスク駆動装置である。この装置は、ディスクから読み取ったウォブル信号を所定の周期的な信号として、それを基にクロックを発生させる上述した態様のクロック発生回路と、クロックを利用して、ウォブル信号に重畳された情報を復号するデコーダと、を備える。「情報」は、ディスクのアドレス情報であってもよい。

この態様によると、小規模な回路でウォブル信号の復号に必要なクロックを容易に生成することができる。

本発明の別の態様もまたディスク駆動装置である。この装置は、ディスクから読み取ったウォブル信号を所定の周期的な信号として、それを基にクロックを発生させる上述した態様のいずれかに記載のクロック発生回路と、クロックを利用して、ディスクにデータを書き込むための書き込みクロックを、ディスクの書き込み方式に応じて生成する書き込みクロック生成回路と、を備える。「書き込みクロック生成回路」は、ＣＡＶ方式のディスクに対する書き込みクロックを生成してもよい。

この態様によると、小規模な回路でデジタル的に精度の高いクロックを生成することにより、そのクロックを利用して書き込みクロックを容易に生成することができる。

クロック発生回路の発生させたクロックを利用して、ウォブル信号に重畳された情報を復号するデコーダをさらに備えてもよい。

この態様によると、一つのクロック発生回路で、ウォブル信号の復号用クロックと、書き込みクロックを生成することができることから、装置全体を小規模化することができる。

クロック発生回路の発生させたクロックを、ディスクの規格に応じた分周比で分周し、書き込みクロック生成回路に供給する分周回路をさらに備えてもよい。

この態様によると、種々のディスクメディアの規格に対応することができ、汎用性の高い装置を実現することができる。

本発明の別の態様もまたディスク駆動装置である。この装置は、ディスクから読み取ったウォブル信号を基にクロックを発生させるクロック発生回路と、クロックを利用して、ウォブル信号に重畳された情報を復号するデコーダと、クロックを利用して、ディスクにデータを書き込むための書き込みクロックを、ディスクの書き込み方式に応じて生成する書き込みクロック生成回路と、を備える。

この態様によると、一つのクロック発生回路で、ウォブル信号の復号用クロックと、書き込みクロックを生成することができることから、装置全体を小規模化することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、小規模な回路でフレキシブルにクロックを発生させることができる。

（実施形態１）
まず、実施形態１の概要を説明する。本実施形態は、入力信号の周波数を逓倍して、位相が固定された精度の高いクロックを出力するデジタル制御のクロック発生回路を説明する。以下に説明する例は、ウォブル（wobble）信号の周波数を２倍にして、クロックを出力する例である。ここで、ウォブル信号とは、データが記録されていないＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷ、ＤＶＤ＋Ｒ／ＲＷなどの光ディスクから得られる信号である。このようなメディアには、グループ（groove）とよばれる溝が一定の周波数で波打つように設定されている。ウォブル信号は、この波を表す信号であり、サイン波状で得られる。駆動装置は、その溝をカウントすることで絶対アドレスを求めることができる。また、後述するように、ウォブル信号を基に、その信号のデコード用のクロックや、記録クロックを生成することもできる。

図１は、実施形態１におけるクロック発生回路１００の全体構成を示す図である。クロック発生回路１００は、速度データ生成回路１０および位相データ生成回路３０を含む。メディアからのウォブル信号は、速度データ生成回路１０および位相データ生成回路３０に入力される。位相データ生成回路３０には、当該ウォブル信号、速度データ生成回路１０が出力する速度データ、および本クロック発生回路１００のクロックが入力される。

図２は、実施形態１における速度データ生成回路１０の構成を示す図である。図３は、実施形態１における位相データ生成回路３０の構成を示す図である。図４は、実施形態１におけるクロック発生回路１００にて入力信号ＩＮから出力信号ＯＵＴを生成するまでの過程を示す第１波形図である。図２にて、速度データ生成回路１０は、入力されるウォブル信号から速度を検出し、速度データとして出力する。

立ち上りエッジ検出回路１２は、ウォブル信号の立ち上がりエッジを検出する。立ち下がりエッジは検出しない。なお、ウォブル信号は、図示しないコンパレータによるしきい値処理などを経て、２値化信号に変換されているものとする。立ち上がりエッジ検出回路１２は、ウォブル信号の立ち上がりエッジの検出を示す立ち上がりエッジ検出信号を、エッジ間カウンタ１４、第１レジスタ１６、積算回路２０、およびエッジ数カウンタ２２に出力する。図４の入力信号ＩＮの波形は、ウォブル信号の波形を示す。図４の立ち上がりエッジ検出波形は、立ち上がりエッジ検出回路１２の出力信号の波形を示す。

エッジ間カウンタ１４は、立ち上がりエッジ検出回路１２の出力信号を基に、ウォブル信号の周期を測定する。具体的には、ある立ち上がりエッジを検出した後、次の立ち上がりエッジを検出するまでの時間をカウントする。この時間が後述する速度データの基礎となる。エッジ間カウンタ１４は、エッジ間のカウント値を第１レジスタ１６に出力する。図４のＩＮエッジ間カウント値の波形は、ある立ち上がりエッジを検出してから、次の立ち上がりエッジを検出するまでカウントアップし、その検出によりカウント値がリセットされ、さらにカウントアップを開始する様子を示す。

第１レジスタ１６は、立ち上がりエッジ検出回路１２の出力信号を利用して、エッジ間カウンタ１４からのカウント値をラッチし、誤差判定回路１８および積算回路２０に出力する。具体的には、立ち上がりエッジの検出タイミングで、その時点のカウント値をラッチする。

誤差判定回路１８は、第１レジスタからのエッジ間カウント値と、本速度データ生成回路１０の出力する速度データとの誤差を判定する。例えば、当該エッジ間カウント値が当該速度データの７５％〜１２５％の範囲内に収まるか否かを判定してもよい。なお、設計者は、このような誤差許容範囲を任意に設定することができ、その最適範囲はシミュレーションや実験により求められてもよい。誤差判定回路１８は、判定結果を積算回路２０およびエッジ数カウンタ２２に出力する。

積算回路２０は、第２レジスタ２４を利用して、第１レジスタ１６からのエッジ間カウント値を、設定された回数Ｎまで積算する。その際、積算しようとするエッジ間カウント値のうち、誤差判定回路１８により誤差許容範囲外と判定された値については積算しない。すなわち、誤差許容範囲内のエッジ間カウント値を積算していく。積算回路２０は、立ち上がりエッジ検出回路１２の出力信号を利用して積算していく。具体的には、立ち上がりエッジの検出タイミングで積算していく。

エッジ数カウンタ２２は、立ち上がりエッジ検出回路１２の出力信号を基に、立ち上がりエッジをカウントする。その際、カウントしようとする立ち上がりエッジのうち、誤差判定回路１８により誤差許容範囲外と判定されたエッジ間カウント値に対応する立ち上がりエッジについては、カウントしない。図４の例では、ウォブル信号の２回目の周期が、１回目の周期の約１５０％であるから、エッジ数カウンタ２２は、立ち上がりエッジ検出信号のうち、それを検出したタイミングを示す３つ目のハイレベル信号ａをカウントしない。エッジ数カウンタ２２は、そのカウント値が上記設定された回数Ｎに到達すると、そのカウント値を第２レジスタ２４に出力する。

第２レジスタ２４は、エッジ数カウンタ２２からカウント値が入力されると、保持している積算値を第１除算回路２６に出力し、保持している積算値をリセットする。第１除算回路２６は、当該積算値を、当該カウント値すなわち回数Ｎで除算する。これは、エッジ間カウント値がＮ回積算された値を回数Ｎで除算することから、エッジ間カウント値の平均値を求めていることになる。第１除算回路２６は、このエッジ間カウント値の平均値を速度データとして、加算器５０および位相データ生成回路３０に出力する。また、誤差判定回路１８にも、当該速度データをフィードバックする。なお、設計者は上記回数Ｎを任意に設定することができ、その最適値はシミュレーションや実験により求められてもよい。

図３にて、位相データ生成回路３０は、上記速度データを補償すべき位相差成分を表す位相データを生成する。エッジ検出回路３６は、入力されるウォブル信号の立ち上がりエッジおよび立ち下がりエッジを検出し、エッジ検出信号として第３レジスタ３８に出力する。パルス検出回路３２は、本クロック発生回路１００のクロックのパルスを検出し、パルス間カウンタ３４に出力する。なお、このクロックは、ウォブル信号の２倍の周波数に逓倍されている。

パルス間カウンタ３４は、パルス検出回路３２から出力されるパルス間の周期を測定する。具体的には、あるパルスを検出してから次のパルスを検出するまでの時間をカウントする。第３レジスタ３８は、パルス間カウンタ３４の出力するカウント値を、エッジ検出回路３６の出力する上記エッジ検出信号の立ち上がりのタイミングで減算器４２に出力する。

図４の出力信号ＯＵＴの波形は、位相差が０、すなわち位相がロックされた状態を示す。出力信号ＯＵＴのパルス間カウント値の波形は、あるパルスを検出してから、次のパルスを検出するまでカウントアップし、その検出によりカウント値がリセットされ、さらにカウントアップを開始する様子を示す。エッジ検出波形は、エッジ検出回路３６の出力信号の波形を示す。入力信号ＩＮの立ち上がりエッジおよび立ち下がりエッジの両方で、エッジ検出を示す信号を立てている。

除算回路４０は、速度データ生成回路１０から入力される速度データを所定の値で除算し、減算器４２に出力する。本実施形態では、ウォブル信号の２倍の周波数のクロックを生成するため、速度データを１／４にする。なお、４倍の周波数のクロックを生成する場合、速度データを１／８にする。減算器４２は、除算回路４０から出力される速度データを１／Ｎにした値から、第３レジスタ３８から出力されるカウント値を減算し、差分データを生成する。この差分データを加算器５０に出力すべき補償用の位相データとしてもよいが、ジッタをできるだけ取り除くため、以下の回路を通してから出力してもよい。

移動平均回路４４は、減算器４２の出力の移動平均値を算出する。例えば、４段の移動平均値を算出する場合、現在の減算器４２の出力と、その前の３つの出力とを合算し、４で割った値を出力する。デジタルフィルタ４６は、差分データをデジタルフィルタリングし、不要な高周波成分などのノイズ成分を取り除く。ゲイン調整回路４８は、差分データのゲインを調整する。移動平均回路４４、デジタルフィルタ４６、およびゲイン調整回路４８は、少なくとも１つ以上設けられてもよい。設計者は、ウォブル信号から取り除くべきジッタの性質に応じて、適宜、回路構成や定数を設定することができる。例えば、移動平均回路４４の段数やゲイン調整回路４８で調整すべきゲインなどを、適宜設定することができる。

図１に戻り、加算器５０は、速度データ生成回路１０から出力される速度データと、位相データ生成回路３０から出力される位相データとを加算する。これは、出力信号ＯＵＴとしてのクロック信号に位相ずれが発生した場合、そのクロック信号の元となる速度データに、その位相ずれを補償するための成分を加えているものである。したがって、クロック信号の位相がロックされている状態では、位相データは０となる。

加算器５０は、その出力値を第３除算回路５２および第１ＡＮＤ回路５４に出力する。第３除算回路５２は、加算器５０からの出力値を所定の値で除算し、第２ＡＮＤ回路５６に出力する。本実施形態では、ウォブル信号の２倍の周波数のクロック信号を生成するため、加算器５０の出力値を１／２にする。

図５は、実施形態１におけるクロック発生回路１００において入力信号ＩＮから出力信号ＯＵＴを生成するまでの過程を示す第２波形図である。図５の加算器５０の出力は、速度データ生成回路１０から入力される速度データ、または位相データにより補償された速度データが理想的な値をとる場合を示す。周期によって速度データにばらつきがあるなど、速度データの値が一定にならない場合、加算器５０の出力も振幅がばらつくことになる。

第１ＡＮＤ回路５４の一方の入力端子には、加算器５０の出力値が入力され、他方の入力端子にはパルス生成用カウンタ６０の出力値が入力される。第１ＡＮＤ回路５４は、それらの出力値が一致したとき、ハイレベルの信号をパルス生成用カウンタ６０およびＯＲ回路５８に出力する。当該出力値が一致しない場合、ローレベルの信号を出力する。第２ＡＮＤ回路５６の一方の入力端子には、第３除算回路５２の出力値が入力され、他方の入力端子にはパルス生成用カウンタ６０の出力値が入力される。第２ＡＮＤ回路５６は、それらの出力値が一致したとき、ハイレベルの信号をＯＲ回路５８に出力する。

パルス生成用カウンタ６０は、所定のタイミングで０からカウントアップしていき、第１ＡＮＤ回路５４からハイレベルの信号を受けると、そのカウント値をリセットし、再び０からカウントアップを開始する。図５では、パルス生成用カウンタ６０が２単位、カウントアップした時点で、そのカウント値の信号レベルと、加算器５０の出力を１／２にした値の信号レベルとが一致する。その時点で、第２ＡＮＤ回路５６はハイレベルの信号をＯＲ回路５８に出力する。パルス生成用カウンタ６０がさらにカウントアップすると、両信号レベルが一致しなくなるため、第２ＡＮＤ回路５６はローレベルの信号の出力に戻る。

パルス生成用カウンタ６０が４単位、カウントアップした時点で、そのカウント値の信号レベルと、加算器５０の出力値の信号レベルとが一致する。その時点で、第１ＡＮＤ回路５４はハイレベルの信号をＯＲ回路５８およびパルス生成用カウンタ６０に出力する。パルス生成用カウンタ６０は、第１ＡＮＤ回路５４からハイレベルの信号を受けると、そのカウント値をリセットする。すると、第２ＡＮＤ回路５６に入力される両信号レベルが一致しなくなるため、第２ＡＮＤ回路５６はローレベルの信号の出力に戻る。

ＯＲ回路５８は、第１ＡＮＤ回路５４および第２ＡＮＤ回路５６の少なくとも一方からハイレベルの信号が入力されると、フリップフロップ回路６２にハイレベルの信号を出力する。両方のＡＮＤ回路５４、５６からローレベルの信号が入力される場合、ローレベルの信号を出力する。フリップフロップ回路６２は、ＯＲ回路５８から出力されるクロックのパルス幅を調整する。

以上説明したように実施形態１によれば、低品質の周期的な入力信号から高品質なクロックを生成することができる。例えば、上述したウォブル信号は、ＣＤやＤＶＤの小さな部分に記録された信号を、ディスクの回転という機械的な手法で取り出したものであるため、大きなジッタが含まれるていることが多い。また、信号の伝送過程でノイズが重畳することもある。したがって、パルス状に成形すると歯抜けが発生する場合もある。この点、本クロック発生回路１００は、速度データ生成回路１０にて、複数の周期を積算し、その平均を算出して速度データを生成する際に、歯抜けの周期を積算しないため、歯抜けの影響を低減することができる。

また、チャージポンプや電圧制御発振器などのアナログ素子を用いないため、小規模化することができ、精度の高いクロックを生成することができる。

また、入力信号の周波数を変調させた出力信号を容易に生成することができる。例えば、図１では、周波数を２倍に設定するために、２つのＡＮＤ回路５４、５６を設けた。この点、除算回路などをさらに設けて、加算器５０の出力から４つのレベルの信号を生成し、ＡＮＤ回路を４つ設ければ、１周期から４つのパルスを生成することができ、周波数を４倍に設定することができる。このように、速度データに位相データを加える加算器５０の後段に複数のパスを設けることにより、周波数を変調することができる。

また、入力信号の各周期に対してクロックを出力する際に、所望の位置にパルスを設定することができる。上述した図４、図５の例では、ウォブル信号の１周期に２つの立ち上がりパルスを設定しており、そのウォブル信号の各周期の１／４位相および３／４位相にパルスが立ち上がるよう設定している。この点、パルス生成用カウンタ６０のカウントアップタイミングを調整したり、加算器５０の出力値の信号レベルを調整することにより、クロックの立ち上がりパルスの位置を任意に設定することができる。

また、誤差判定回路１８の誤差許容範囲、積算回路２０の積算数、移動平均回路４４の段数、デジタルフィルタ４６のフィルタリング定数、およびゲイン調整回路４８の調整値をプログラマブルにコマンドで設定することができる。したがって、大きなジッタがのった信号に対しても、簡易な設定変更で、対処することができる。このように、本クロック発生回路１００は、デジタル制御であるため、フレキシブルで拡張性が高い回路である。

また、ウォブル信号からディスクのアドレス情報を取得する場合、当該ウォブル信号の２倍の周波数のクロック信号が必要な場合がある。この点、本クロック発生回路によれば、当該ウォブル信号から容易に２倍の周波数のクロック信号を生成することができる。さらに、ウォブル信号から精度のよいクロックを生成可能なため、ディスクにデータを記録する際の記録クロックに、本クロック発生回路１００のＰＬＬクロック信号を利用することもできる。

（実施形態２）
実施形態２は、ディスク記録媒体３００から得られるウォブル信号を基にクロックを生成し、そのクロック信号を当該ウォブル信号のデコーダ用と、記録クロック生成用に利用するものである。

図６は、実施形態２におけるディスク記録媒体３００およびその駆動装置２００の構成を示す図である。図６は、本実施形態を説明する範囲にて構成要素を記載したものであり、レーザ駆動回路やモータ駆動回路など、ディスクの駆動装置全般に使用される構成要素については省略してある。ディスク記録媒体３００は、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−Ｒ／ＲＷ、およびＤＶＤ＋Ｒ／ＲＷなど、各種規格のディスク記録媒体が該当する。

上述したようなディスクは、レーザをガイドしたり、物理アドレスを示したりするため、未記録の段階でも、その基板上の物理的構造にデータが重畳されている。駆動装置２００は、未記録ディスクからウォブルやＬＰＰ(Land Pre-Pit)を読み取り、物理アドレス情報や、開始位置、絶対時間情報などを得る。以下、ウォブル信号の利用について説明する。

ウォブル信号は、ウォブルクロック発生回路２１０およびデコーダ２２０に入力される。なお、正弦波状のウォブル信号は、図示しないコンパレータなどにより２値化されてから入力される。また、ディスク記録媒体３００の回転速度が変化すると、ウォブル信号の周波数も変化する。ウォブルクロック発生回路２１０は、ウォブル信号からＰＬＬクロックを生成する。ウォブルクロック発生回路２１０には、実施形態１で説明したクロック発生回路１００を適用することができる。ただし、そのクロック発生回路１００に限るものではなく、精度の高いＰＬＬクロックを生成できるものであれば、それを適用してもよい。

ウォブルクロック発生回路２１０は、入力されるウォブル信号の周波数を逓倍したＰＬＬクロックをデジタル制御により生成し、デコーダ２２０および分周回路２３０に供給する。デコーダ２２０は、ウォブルクロック発生回路２１０から供給されるクロック信号にしたがい、ウォブル信号に重畳されているデータを読み取り、復号する。具体的には、ウォブル信号からディスク記録媒体３００のアドレス情報を取得する。ウォブル信号の１周期から２ビットのデータを読み取る場合、ストローブすべき位置が２カ所必要となるため、ウォブル信号の２倍の周波数のクロック信号が必要となる。その場合、ウォブルクロック発生回路２１０は、入力されるウォブル信号の周波数を２倍にしたＰＬＬクロックを生成する。

分周回路２３０は、ウォブルクロック発生回路２１０から供給されるクロックの周波数を１／Ｎに分周する。上述したディスクの規格によりチャネルビット数が定められているため、ディスクの規格に応じた記録クロック信号が必要となる。分周回路２３０は、ディスクの規格に応じて、分周比を変化させることができる。ウォブルクロック発生回路２１０から供給されるクロックは、パルス状の信号であるため、デジタル制御により容易に分周比を変化させることができる。

ＣＡＶ（Constant Angular Velocity）クロック生成回路２４０は、分周回路２３０から供給されるクロック信号を種にして、ＣＡＶ方式のディスクへのデータ書き込みを制御する記録クロック信号を生成する。ＣＡＶは、ディスクを常に一定の速度で回転させながら、データを記録する方式であり、外周にいくほどデータの書き込み速度が高速になる。ＣＡＶクロック生成回路２４０は、ディスクの周回に応じて、異なる速度のＰＬＬクロックを生成する。なお、ＣＬＶ（Constant Linear Velocity）方式のディスクの場合、書き込み速度が一定のため、周回ごとに記録クロック信号の速度を変化させる必要はない。以下、図示しないライトストラテジは、この記録クロック信号と、書き込むべきデータを基に、書き込みパルスを生成する。

以上説明したように実施形態２によれば、ウォブル信号の復号用のクロックと、記録用クロックを生成する種となるクロックを一つのウォブルクロック発生回路２１０で生成することができることにより、装置全体を小規模化することができる。これは、精度の高いクロックを生成できることから可能となる。アナログ制御のクロック発生回路では、両方のクロックに利用することは難しい。また、種々の規格のメディアに対しても、分周回路２３０の調整により、容易に対応することができ、汎用性が高い。また、ディスクの回転速度に応じたクロックを生成できることから、ディスクの全倍速において、完全無調整で対応することができる。さらに、実施形態１のクロック生成回路を利用すれば、その効果も享受することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、実施形態１にて、ウォブル信号の周期を立ち上がりエッジ間をカウントして求めたが、立ち下がりエッジ間をカウントしてもよい。また、実施形態１で説明したクロック生成回路、および実施形態２で説明したディスク駆動装置の任意の部分を半導体集積回路で構成してもよい。

実施形態１におけるクロック発生回路の全体構成を示す図である。 実施形態１における速度データ生成回路の構成を示す図である。 実施形態１における位相データ生成回路の構成を示す図である。 実施形態１におけるクロック発生回路にて入力信号ＩＮから出力信号ＯＵＴを生成するまでの過程を示す第１波形図である。 実施形態１におけるクロック発生回路において入力信号ＩＮから出力信号ＯＵＴを生成するまでの過程を示す第２波形図である。 実施形態２におけるディスク記録媒体およびその駆動装置の構成を示す図である。

符号の説明

１０ 速度データ生成回路、 ３０ 位相データ生成回路、 ５０ 加算器、 ５２ 第３除算回路、 ５４ 第１ＡＮＤ回路、 ５６ 第２ＡＮＤ回路、 ５８ ＯＲ回路、 ６０ パルス生成用カウンタ、 ６２ フリップフロップ回路、 １００ クロック発生回路、 ２００ 駆動装置、 ２１０ ウォブルクロック発生回路、 ２２０ デコーダ、 ２３０ 分周回路、 ２４０ ＣＡＶクロック生成回路、 ３００ ディスク記録媒体。

Claims (17)

1. ２値化された所定の周期的な信号から、その立ち上がりエッジまたは立ち下がりエッジ間の期間を測定することにより、前記信号の周期を測定する周期測定部と、
   出力すべきクロックのパルス発生タイミングを設定するために必要な時間情報を生成するカウンタと、
   前記周期を示す値と、前記カウンタのカウント値とが対応したとき、アクティブ状態の信号を出力する論理回路と、
   を備えることを特徴とするクロック発生回路。
2. 前記カウンタは、前記論理回路の出力信号がアクティブ状態になると、そのカウント値をリセットすることを特徴とする請求項１に記載のクロック発生回路。
3. 前記周期を示す値から、その値の範囲内にて所定の中間値を生成する演算回路と、
   前記中間値と前記カウンタのカウント値とが対応したとき、アクティブ状態の信号を出力する第２論理回路と、
   前記周期を示す値および前記中間値を受ける複数の論理回路の出力信号の少なくとも一つがアクティブ状態の信号であるとき、アクティブ状態の信号を出力する第３論理回路と、
   をさらに備えることを特徴とする請求項１に記載のクロック発生回路。
4. 前記演算回路は、前記周期を示す値を１／２にした中間値を生成し、
   前記カウンタは、前記所定の周期的な信号の周期に対応する前記クロックの周期の１／４位相および３／４位相にパルスを発生させるよう、カウントすることを特徴とする請求項３に記載のクロック発生回路。
5. 前記所定の周期的な信号の一周期に発生させるべきパルス数に応じて、前記周期を示す値の範囲内にて、それぞれ異なる複数の中間値を生成する演算回路と、
   前記複数の中間値をそれぞれ受ける並列に設けられた複数の第２論理回路と、
   前記周期を示す値を受ける論理回路および前記中間値を受ける論理回路を含む複数の論理回路の少なくとも一つがアクティブ状態の信号であるとき、アクティブ状態の信号を出力する第３論理回路と、を備え、
   前記複数の第２論理回路のそれぞれは、入力される中間値と、前記カウンタのカウント値とが対応したとき、アクティブ状態の信号を前記第３論理回路に出力することを特徴とする請求項１に記載のクロック発生回路。
6. 前記周期測定部は、前記所定の周期的な信号の各周期にて前記立ち上がりエッジまたは立ち下がりエッジ間の期間を測定し、各周期から得られた測定値の平均値を、前記周期を示す値に設定することを特徴とする請求項１から５のいずれかに記載のクロック発生回路。
7. 前記周期測定部は、前記各周期から得られた測定値が、そのときの前記周期を示す値から所定値以上乖離した値である場合、当該測定値を前記平均値算出の基礎から外すことを特徴とする請求項６に記載のクロック発生回路。
8. 前記平均値を算出する基礎とする前記周期の数をプログラマブルに変更可能なことを特徴とする請求項６に記載のクロック発生回路。
9. 前記クロックにおけるパルスを発生させるべき位相と、本クロック発生回路からフィードバックされたクロックにパルスが発生した位相との位相差を検出し、その補償値を生成する位相補償値生成部と、
   前記周期を示す値に前記補償値を加える補償部と、
   をさらに備えることを特徴とする請求項１から５のいずれかに記載のクロック発生回路。
10. 前記位相補償値生成部は、本クロック発生回路からフィードバックされたクロックの各パルスについて検出した複数の位相差から、所定段数の移動平均値を算出し、前記補償値に設定することを特徴とする請求項９に記載のクロック発生回路。
11. 本クロック発生回路からフィードバックされたクロックのパルス間の期間を測定する第２周期測定部と、
    前記所定の周期的な信号の立ち上がりエッジおよび立ち下がりエッジを検出するエッジ検出回路と、
    前記立ち上がりエッジおよび立ち下がりエッジを検出したときにおける、前記第２周期測定部の測定値を出力するレジスタと、
    前記レジスタの出力値と、前記周期を示す値の１／４の値との差分を位相補償値として生成する位相補償値生成回路と、
    前記周期を示す値に前記補償値を加える補償部と、
    をさらに備えることを特徴とする請求項５に記載のクロック発生回路。
12. 本クロック発生回路を半導体集積回路で構成したことを特徴とする請求項１から５のいずれかに記載のクロック発生回路。
13. ディスクから読み取ったウォブル信号を前記所定の周期的な信号として、それを基にクロックを発生させる請求項１から５のいずれかに記載のクロック発生回路と、
    前記クロックを利用して、前記ウォブル信号に重畳された情報を復号するデコーダと、
    を備えることを特徴とするディスク駆動装置。
14. ディスクから読み取ったウォブル信号を前記所定の周期的な信号として、それを基にクロックを発生させる請求項１から５のいずれかに記載のクロック発生回路と、
    前記クロックを利用して、前記ディスクにデータを書き込むための書き込みクロックを、前記ディスクの書き込み方式に応じて生成する書き込みクロック生成回路と、
    を備えることを特徴とするディスク駆動装置。
15. 前記クロック発生回路の発生させたクロックを利用して、前記ウォブル信号に重畳された情報を復号するデコーダをさらに備えることを特徴とする請求項１４に記載のディスク駆動装置。
16. 前記クロック発生回路の発生させたクロックを、ディスクの規格に応じた分周比で分周し、前記書き込みクロック生成回路に供給する分周回路をさらに備えることを特徴とする請求項１４に記載のディスク駆動装置。
17. ディスクから読み取ったウォブル信号を基にクロックを発生させるクロック発生回路と、
    前記クロックを利用して、前記ウォブル信号に重畳された情報を復号するデコーダと、
    前記クロックを利用して、前記ディスクにデータを書き込むための書き込みクロックを、前記ディスクの書き込み方式に応じて生成する書き込みクロック生成回路と、
    を備えることを特徴とするディスク駆動装置。

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