TWI381372B - 鎖相迴路電路，記錄裝置，及時脈信號產生方法 - Google Patents

Description

鎖相迴路電路，記錄裝置，及時脈信號產生方法

本發明係關於一種PLL電路、一種記錄裝置及一種時脈產生方法。

本發明包括在2007年7月23日向日本專利局申請的日本專利申請案JP 2007－191289之相關標的，該案之全部內容以引用的方式併入本文中。

最近的記錄媒體(例如能從其讀取資料/寫入資料至其的光碟)具有初步形成於一記錄表面上的引導軌溝。將稱為"擺動"的調變施加於此等軌溝以記錄"位址資訊(位置資訊)"。為了儲存預定資料於一記錄媒體上，一記錄裝置擷取該位址資訊為具有一預定頻率的電信號(其係稱為"擺動信號"或"輸入信號)"，而且使用鎖相迴路(phase－locked loop；PLL)電路產生與該擺動信號同步的"寫入時脈信號"。使用該寫入時脈信號，該記錄裝置寫入記錄資料。在日本未審查專利申請公告案第9－237421號中說明此技術之一範例。

藉由一記錄裝置讀取的一擺動信號之波形包含由於自鄰近磁軌的串擾、跳動雜訊、記錄之前及之後輸出幅度中的差異以及記錄媒體之品質的變化所致的許多雜訊成分，並且因此波形會改變。圖10解說含有雜訊成分的一擺動信號之一範例。如圖10所示，該擺動信號之幅度及頻率由於雜 訊成分根據逐個擺動而極大地改變。因此，先前技術之一記錄裝置使用乘法器PLL電路從含有許多雜訊成分之一信號產生一寫入時脈信號並且具有較差的信雜(S/N)比。

根據諸如一擺動信號之頻率及一磁軌間距的參數，自鄰近磁軌或類似物的串擾可能會影響該擺動信號之相位及幅度。特定言之，從諸如數位多功能光碟(DVD)＋之一記錄媒體讀取的一擺動信號之幅度易於受自鄰近磁軌或類似物之串擾的影響。對於先前技術之記錄裝置，由於串擾或類似物所致的該擺動信號之幅度中的變化變為PLL電路之"抖動"，即相位誤差或類似物。相位誤差不僅影響該記錄裝置的記錄效能，而且影響記錄資料的再生效能。

存在使用tanδ的方法，其係用於其中一擺動信號之幅度中的此類變化不會影響待從PLL電路輸出的一寫入時脈信號之相位誤差的一PLL電路之電路方法。然而，使用此tanδ方法的電路涉及大電路尺寸而且在以高速度運轉方面有困難。

日本未審查專利申請公告案第9－237421號中揭示的一電路當能獲得二個資訊項目(即，加法資訊及減法資訊)時對幅度變化係有效的。然而，即使採用日本未審查專利申請公告案第9－237421號中揭示的此電路，仍需要一類比電路，其用於充分地減少輸入至一類比至數位(A/D)轉換器的一輸入信號之雜訊。在其中一擺動信號之頻率並非恆定的恆定角速度(CAV)記錄中，若一輸入擺動信號之頻率改變，則難以實現揭示的電路。

需要輕易地減小由於一輸入信號之幅度中的變化所致的一PLL電路之相位誤差。

依據本發明之一具體實施例，提供一種產生與具有一預定頻率之一輸入信號同步的一時脈信號之鎖相迴路電路，其包括下列元件：一振盪器，其經組態用以振盪並產生該時脈信號；一轉換器，其經組態用以使用藉由該振盪器產生的該時脈信號作為一取樣時脈而將該輸入信號轉換成一數位信號；一頻率除法器，其經組態用以對藉由該振盪器產生的該時脈信號之一頻率進行除法運算以產生一比較時脈信號而且傳送該比較時脈信號作為一回授；一正規化器，其經組態用以正規化藉由該轉換器產生的該數位信號之一幅度值；以及一振盪控制器，其經組態用以控制藉由該振盪器產生的該時脈信號之一相位以便減小介於藉由該正規化器產生的該正規化數位信號與藉由該頻率除法器傳送為一回授的該比較時脈信號之間的一相位差異。

採用此結構，藉由該轉換器將至該鎖相迴路電路的一輸入信號轉換成一數位信號，而且藉由該正規化器來正規化該數位信號。該振盪控制器控制藉由該振盪器產生的一時脈信號之相位以便減小介於該正規化數位信號與藉由該頻率除法器對該時脈信號之頻率進行除法運算所產生並傳送為一回授的一比較時脈信號之間的相位差異。因為該振盪控制器使用該正規化數位信號控制該時脈信號之相位，所以該振盪器能產生一時脈信號，其相位係穩定的而不管該輸入信號之幅度值。因為該正規化器正規化該數位信號， 所以即使當該輸入信號具有一高頻率時，仍能採用適當方式正規化該數位信號。

該正規化器可包括下列元件：一幅度測量電路，其經組態用以測量藉由該轉換器產生的該數位信號之幅度值；一延遲電路，其組態用以將藉由轉換器產生的該數位信號延遲一藉由該幅度測量電路實行的測量中所涉及的時間；以及一除法器電路，其經組態用以將藉由該延遲電路產生的延遲數位信號除以藉由該幅度測量電路測量的幅度值。採用此結構，藉由該轉換器產生的該數位信號係分流至該幅度測量電路及該延遲電路。在一個分流中，該幅度測量電路測量該數位信號的幅度值。在另一個分流中，該延遲電路延遲該數位信號一在測量該幅度中涉及的時間(延遲)。因此，因為該除法器電路能將該數位信號除以用作正規化參考的其測量幅度值，所以該正規化器能正規化該數位信號並輸出該正規化數位信號。

該除法器電路可從預先儲存的多個正規化數位信號當中擷取一正規化數位信號，其對應於藉由該延遲電路產生的延遲數位信號以及藉由該幅度測量電路測量的幅度值。採用此結構，預先記錄正規化數位信號，其每一者係藉由使用該除法器電路將一數位信號除以一幅度值而獲得。當將一數位信號及一幅度值輸入至該除法器電路時，該除法器電路擷取對應於該輸入信號及幅度值的一正規化數位信號並輸出擷取的正規化數位信號。因此，該除法器電路能輸出正規化數位信號而不實際上實行除法處理。

該除法器可包括下列元件：複數個乘法器電路，其分別經組態用以接收藉由該延遲電路產生的延遲數位信號並將該數位信號乘以不同正值之一；以及一加法器電路，其經組態用以相加藉由該複數個乘法器電路獲得的一或多個相乘數位信號之一組合以產生一商，該商係藉由將藉由該延遲電路產生的延遲數位信號除以藉由該幅度測量電路測量的幅度值而獲得。採用此結構，提供該複數個乘法器電路，其分別輸出藉由將該數位信號乘以一正值所獲得的一數值。該正值對每一乘法器電路係不同的。因此，該複數個乘法器電路輸出具有藉由乘法獲得的不同數值之數位信號。加法器電路相加具有不同數值之此等數位信號當中的一或多個數位信號之一組合，因而輸出藉由將該數位信號除以幅度值獲得的一商，即，正規化數位信號。

依據本發明之另一具體實施例，提供一種記錄裝置，其包括經組態用以產生與具有一預定頻率並且係從一記錄媒體讀取之一輸入信號同步的一寫入時脈信號之一鎖相迴路電路而且根據該寫入時脈信號將記錄資料記錄在該記錄媒體上，該記錄裝置包括下列元件：一振盪器，其經組態用以振盪並產生該寫入時脈信號；一轉換器，其經組態用以使用藉由該振盪器產生的該寫入時脈信號作為一取樣時脈而將該輸入信號轉換成一數位信號；一頻率除法器，其經組態用以對藉由該振盪器產生的該寫入時脈信號之一頻率進行除法運算以產生一比較時脈信號而且傳送該比較時脈信號作為一回授；一正規化器，其經組態用以正規化藉由 該轉換器產生的該數位信號之一幅度值；以及一振盪控制器，其經組態用以控制藉由該振盪器產生的該寫入時脈信號之一相位以便減小介於藉由該正規化器產生的該正規化數位信號與藉由該頻率除法器傳送為一回授的該比較時脈信號之間的一相位差異。採用此結構，能產生該寫入時脈信號，其相位係穩定的而不管該輸入信號之幅度。

依據本發明之另一具體實施例，提供產生與具有一預定頻率之一輸入信號同步的一時脈信號之時脈信號產生方法，其包括下列步驟：使用該時脈信號作為一取樣時脈將該輸入信號轉換成一數位信號並正規化該數位信號；以及產生該時脈信號以便減小介於正規化數位信號與藉由對該時脈信號之一頻率進行除法運算所產生的一比較時脈信號之間的一相位差異。採用此結構，能產生該時脈信號，其相位係穩定的而不管該輸入信號之幅度。

可藉由將該數位信號除以該數位信號之一幅度值來正規化該數位信號。

依據本發明之該等具體實施例，能輕易地減小由於一輸入信號之幅度中的變化所致的一PLL電路之相位誤差。

現在於本文中參考附圖詳細說明本發明之較佳具體實施例。在說明書及圖中，具有實質上相同功能的結構元件提供相同參考數字，而且省略其說明以避免冗餘。

依據先前技術之PLL電路 在說明本發明之一具體實施例之前，參考圖9說明依據 先前技術之一數位PLL電路。圖9係顯示依據先前技術之一PLL電路之結構的方塊圖。

如圖9中所示，依據先前技術的一PLL電路200接收一輸入端子201處的一類比輸入信號，而且從一輸出端子202輸出與該輸入信號之頻率同步的一時脈信號。當在一記錄裝置中使用PLL電路200時，輸入一擺動信號作為該輸入信號，而且輸出一寫入時脈信號。

依據先前技術的PLL電路200包括一電壓控制振盪器(下文稱為"VCO")210、一A/D轉換器220、一頻率除法器230、一相位比較器240以及一迴路濾波器(下文稱為"LF")250。依據先前技術的PLL電路200形成回授一輸出信號的一回授電路。

VCO 210係振盪並產生用作一輸出信號的一時脈信號之電路。VCO 210的振盪頻率依據經由LF 250從相位比較器240輸入的一信號(電壓值)而改變。VCO 210能採用各種方式加以組態，只要其振盪頻率依據一輸入信號(電壓值)而改變。例如，VCO 210可以為使用一數位至類比(D/A)轉換器來轉換一輸入信號並輸出一類比值的類比電路。由VCO 210產生的一時脈信號係輸出為PLL電路200之一輸出信號並且係另外輸出至A/D轉換器220及頻率除法器230。

使用由VCO 210產生的時脈信號作為一取樣時脈，A/D轉換器220將輸入至PLL電路200的一類比輸入信號轉換成一數位信號並且輸出該數位信號至相位比較器240。

頻率除法器230接收由VCO 210產生的時脈信號，將該 時脈信號之頻率除以n以產生一比較時脈信號，而且傳送該比較時脈信號作為一回授至包括在相位比較器240中的一乘法器電路241、一加法器電路242以及一正反器(下文稱為"FF")243。

相位比較器240係藉由下列方式控制VCO 210的振盪頻率之電路：輸出介於由A/D轉換器220產生的數位信號與藉由頻率除法器230將該輸入信號之頻率除以n所產生並傳送為一回授的該比較時脈信號之間的相位差異為一電壓值。相位比較器240包括乘法器電路241、加法器電路242以及FF 243。

乘法器電路241將自A/D轉換器220的該數位信號乘以藉由頻率除法器230將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號。或者，當自頻率除法器230的該比較時脈信號係指示1或－1的二進制值時，乘法器電路241可以為轉換自A/D轉換器220的該數位信號並在該比較時脈信號係－1的情況下輸出轉換信號之電路。

加法器電路242係根據藉由頻率除法器230將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號而相加一比較間隔內自乘法器電路241的輸出信號並輸出相加結果的電路。該"比較間隔"係其中藉由相位比較器240實行相位比較的時間間隔。即，當相位比較器240比較為一輸入信號的一擺動信號之一個循環的相位時，可將該比較間隔設定至一個循環。

加法器電路242在(例如)PLL電路200藉由將該輸入信號 乘以n(即，將頻率乘以n)而產生一時脈信號情況下相加n個資料項目。

為一正反器的FF 243暫時儲存藉由加法所獲得並從加法器電路242輸出的一信號而且根據藉由頻率除法器230將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號來輸出該信號至LF 250。

LF 250係使自相位比較器240的一輸出信號(即，用於控制VCO 210之振盪頻率的一信號)平滑而且輸出該平滑信號至VCO 210的電路。藉由一無限脈衝響應(IIR)濾波器實施LF 250。

具有上述結構之依據先前技術的PLL電路200輸出與自VCO 210之一輸入信號同步的一時脈信號，即藉由將一輸入信號乘以n所獲得的一時脈信號。依據先前技術之PLL電路200，當一輸入信號(擺動信號)改變時，即，更特定言之，當一輸入信號之幅度改變時，為一輸出信號的一時脈信號之所謂的"抖動"(相位誤差等)會增加。因此，使用PLL電路200之一記錄裝置的記錄效能會劣化。此外，記錄資料的再生效能會劣化。

為了克服此問題，可使用提供在PLL電路200上游的一自動增益控制(AGC)電路或類似物來等化一輸入信號之幅度。一般AGC電路具有慢響應率。相反，如圖10中所示，從一記錄媒體獲得的一擺動信號之幅度根據逐個擺動而極大地改變。在一些情況下，幅度以快於AGC電路之響應率的速率而改變。因此，即使當提供AGC電路時，仍難以等 化PLL電路200之一輸入信號的幅度以便使PLL電路200之一輸出值穩定。

本發明之發明者已擷取並分析依據先前技術的PLL電路200之問題並對一PLL電路進行廣泛研究以便解決此等問題。因此，本發明者已構想本發明之具體實施例。下文中，參考圖1至8詳細說明依據本發明之一具體實施例的一PLL電路以及使用該PLL電路的一記錄裝置。

記錄裝置1之結構 參考圖1，說明依據本發明之一具體實施例的一記錄裝置1之結構。圖1係解說依據本發明之該具體實施例的記錄裝置1之結構的方塊圖。

下列說明假定依據本具體實施例之記錄裝置1係將記錄資料記錄在一記錄媒體(例如具有預定格式的光碟2)上之一裝置。然而，本發明並不限於此範例而且可應用於具有任何結構的一記錄裝置，只要其使用從將在下文說明之一PLL電路100輸出的一寫入時脈信號將記錄資料記錄在一記錄媒體上。

在光碟2之一記錄表面上初步形成軌溝，該光碟係本發明之一具體實施例能應用於的一記錄媒體之一範例。將稱為"擺動"之調變應用於此等軌溝。此等擺動分別指示光碟2之板表面上的位址資訊。依據本具體實施例之記錄裝置1讀取該擺動為一擺動信號，而且從該擺動信號產生與該擺動信號同步的一寫入時脈信號。使用該寫入時脈信號，記錄裝置1將記錄資料記錄在光碟2上。

以下示意性地說明依據本具體實施例的記錄裝置1之結構的一範例。然而，本發明並不限於以下說明的結構。

參考圖1，記錄裝置1包括一拾取器11、PLL電路100、一位址解調變單元12、一位址解碼單元13、一控制單元14、一記錄信號調變單元15、一伺服信號放大器16、一伺服信號處理單元17、一長程尋軌馬達(seld motor)18以及一轉軸馬達19。

拾取器11根據從記錄信號調變單元15輸出的一記錄信號而發射一雷射束至光碟2。該雷射之波長及光點直徑依據光碟2之格式而不同。拾取器11接收從光碟2反射的光，將該光轉換成為一電信號的一擺動信號，而且輸出該擺動信號至PLL電路100、位址解調變單元12以及伺服信號放大器16。

PLL電路100從拾取器11接收該擺動信號，產生與該擺動信號同步的一寫入時脈信號，而且輸出該寫入時脈信號至記錄信號調變單元15。藉由PLL電路100產生的寫入時脈信號係當記錄裝置1將記錄資料記錄在光碟2上時用作一時脈的一重要信號。包括在依據本具體實施例之記錄裝置1中的PLL電路100能減小該寫入時脈信號之相位誤差及類似物。下文更詳細說明PLL電路100。

PLL電路100輸出與該擺動信號之頻率同步的一比較時脈信號(例如，一二進制比較時脈信號)至位址解調變單元12及位址解碼單元13。該比較時脈信號係藉由頻率除法器140產生以便實行PLL電路100中的相位比較之一信號。

根據從PLL電路100輸入的該比較時脈信號，位址解調變單元12解調變該擺動信號以獲得已加以調變成擺動的一信號並且輸出此信號作為資料串至位址解碼單元13。

根據從PLL電路100輸入的該比較時脈信號，位址解碼單元13解碼從位址解調變單元12輸入的資料串並且將其轉換成位址資訊。位址解碼單元13輸出位址資訊至控制單元14。

根據從位址解碼單元13輸入的位址資訊，控制單元14辨識光碟2從拾取器11發射光所處的位置並控制記錄信號調變單元15及伺服信號處理單元17以便能在光碟2上的該位置處記錄待記錄的記錄資料。為了做到此點，控制單元14根據位址資訊及待記錄在光碟2上的記錄資料而輸出一記錄時序信號至記錄信號調變單元15。控制單元14輸出用於根據位址資訊或類似物來控制伺服信號處理單元17的一伺服控制信號至伺服信號處理單元17。

在此情況下，控制單元14可連接至一外部記錄裝置(未顯示)或一上控制單元(未顯示)。在此情況下，記錄資料可從外部記錄裝置加以讀取並可加以輸出，或控制單元14可藉由該上控制單元或類似物加以控制以輸出一記錄時序信號、記錄資料、一伺服控制信號及類似物。

記錄信號調變單元15輸出用於驅動拾取器11的一信號以將記錄資料記錄在光碟2上。為做到此點，記錄信號調變單元15將記錄資料調變成一記錄信號並輸出該記錄信號至拾取器11。拾取器11接收該記錄信號並且根據該記錄信號 發射一雷射束至光碟2。

在此情況下，根據從控制單元14輸出的記錄時序信號，記錄信號調變單元15開始輸出該記錄信號。即，該記錄時序信號係指示記錄應該開始的時序之信號。換言之，該記錄時序信號係指示拾取器11準備好發射一雷射束至光碟2上應該記錄該記錄資料的位址之信號。同步於從PLL電路100輸出的該寫入時脈信號，記錄信號調變單元15輸出記錄信號。

伺服信號放大器16放大從拾取器11輸出的一擺動信號並輸出經放大擺動信號至伺服信號處理單元17。

根據從伺服信號放大器16輸出的擺動信號以及從控制單元14輸出的伺服控制信號，伺服信號處理單元17控制光碟2之旋轉以及拾取器11之位置。為了做到此點，根據該擺動信號以及該伺服控制信號，伺服信號處理單元17輸出一長程尋軌馬達控制信號至長程尋軌馬達18以及輸出一轉軸馬達控制信號至轉軸馬達19。

長程尋軌馬達18係藉由從伺服信號處理單元17輸出的長程尋軌馬達控制信號來驅動而且移動拾取器11至一預定位置。

轉軸馬達19係藉由從伺服信號處理單元17輸出的轉軸馬達控制信號來驅動而且旋轉光碟2。在此情況下，例如在CAV記錄中，轉軸馬達19以恆定旋轉速率旋轉光碟2。在恆定線速度(CLV)記錄中，轉軸馬達19可根據拾取器11之位置來改變光碟2之旋轉速率。

以上已說明記錄裝置1之結構。除上述結構以外，記錄裝置1還可具有各種電路，包括追蹤調整電路以及聚焦調整電路，儘管其詳細說明加以省略。接著，以上示意性地說明具有上述結構的記錄裝置1之記錄操作。

記錄裝置1之操作 為了記錄預定記錄資料，控制單元14移動拾取器11至一預定位置，同時經由伺服信號處理單元17及類似物來旋轉光碟2。控制單元14使用記錄信號調變單元15及類似物使拾取器11發射一預定雷射束。

該雷射束係發射至光碟2並從光碟2反射。已藉由形成於光碟2之軌溝中的擺動而調變反射光。即，已藉由與擺動調變頻率相同的頻率來調變反射光。拾取器11將反射光轉換成為一電信號的一擺動信號並輸出該擺動信號。

已接收該擺動信號的位址解調變單元12以及連接至位址解調變單元12的位址解碼單元13使用從PLL電路100輸出的該比較時脈信號來解碼自包括在該擺動信號中的調變之位址資訊並且輸出該位址資訊至控制單元14。該位址資訊指示光碟2之記錄表面上一雷射束準備從拾取器11發射至的位置。

控制單元14調整光碟2之旋轉速率以及拾取器11之位置以便該位址資訊與應該記錄預定記錄資料所處的一目標位址相符。當二個位址彼此相符時，即，當拾取器11到達應該實行記錄所處的位址時，控制單元14輸出該記錄時序信號及記錄資料。

已接收該記錄時序信號之後，記錄信號調變單元15將記錄資料調變成一記錄信號並且輸出該記錄信號至拾取器11而且使拾取器11發射一雷射束以便寫入記錄資料。在此情況下，PLL電路100產生自一擺動信號的一寫入時脈信號。記錄信號調變單元15使拾取器11寫入與該寫入時脈信號同步的記錄資料。

採用上述操作，記錄裝置1能在光碟2上的所需位址處記錄所需記錄資料。當從PLL電路100輸出的一寫入時脈信號包括誤差時，即使當在一目標位址處的寫入開始，該位址仍可偏移，同時寫入記錄資料。然而，依據本具體實施例之PLL電路100，能減小此類誤差。以下更詳細說明依據本具體實施例之PLL電路100。

PLL電路100之結構 現在參考圖2，說明包括在依據本具體實施例之記錄裝置1中的PLL電路100之結構。圖2係解說依據本具體實施例之PLL電路100之結構的方塊圖。在圖2中，一輸入端子101係從圖1中所示的拾取器11輸入一擺動信號所至的一端子。一輸出端子102係連接至圖1中所示的記錄信號調變單元15的一端子並且輸出一寫入時脈信號。此外，一輸出端子103係連接至圖1中所示的位址解調變單元12及位址解碼單元13的一端子而且輸出一比較時脈信號。

如圖2中所示，PLL電路100包括一VCO 110、一A/D轉換器120、一正規化器130、一頻率除法器140、一相位比較器150以及一LF 160。PLL電路100形成回授一輸出信號的 一回授電路。

VCO 110係一振盪器之一範例，該振盪器振盪並產生為PLL電路100之一輸出信號的一寫入時脈信號(下文稱為"時脈信號")。該時脈信號的振盪頻率依據經由LF 160從相位比較器150輸入的一信號(電壓值)而改變。VCO 110能採用各種方式加以組態，只要該時脈信號的振盪頻率依據該輸入信號而改變。例如，VCO 110可以為使用一D/A轉換器來轉換一輸入信號並輸出一類比值的類比電路。當從相位比較器150輸出的信號係一電流值時，該時脈信號的振盪頻率可依據該電流值而改變。

藉由VCO 110產生的一時脈信號係輸出為PLL電路100之一輸出信號並且係另外輸出至A/D轉換器120及頻率除法器140。

A/D轉換器120係一轉換器之一範例，該轉換器使用藉由VCO 110產生為一取樣信號的時脈信號將為一類比輸入信號(下文亦可稱為"輸入信號")的一擺動信號轉換成一數位信號並輸出該數位信號至正規化器130。

正規化器130接收藉由A/D轉換器120產生的該數位信號(即，數位化擺動信號)而且正規化該數位信號之幅度值。正規化器130輸出正規化數位信號至相位比較器150。下文說明正規化器130之結構。

頻率除法器140接收藉由VCO 110產生的時脈信號並將該時脈信號之頻率除以n(即，使頻率增加1/n倍)以產生一比較時脈信號，而且傳送該比較時脈信號作為一回授至相 位比較器150。

在依據本具體實施例之記錄裝置1的情況下，將該比較時脈信號另外輸出至位址解調變單元12及位址解碼單元13。

相位比較器150係一相位比較器之一範例，該相位比較器控制從VCO 110輸出的一時脈信號之相位以便藉由正規化器130產生的正規化數位信號係與藉由頻率除法器140將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號同相。

換言之，相位比較器150接收自正規化器130的正規化數位信號以及藉由頻率除法器140將該時脈信號之頻率除以n所產生的該比較時脈信號。相位比較器150經由LF 160輸出一電壓信號至VCO 110以便介於該數位信號與該比較時脈信號之間的相位差異係減小至約為零。

為了做到此點，相位比較器150包括一乘法器電路151、一加法器電路152以及一FF 153。

乘法器電路151將藉由正規化器130產生的正規化數位信號乘以藉由頻率除法器140將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號。或者，當自頻率除法器140的該比較時脈信號係指示1或－1的一二進制值時，乘法器電路151可以為反轉自A/D轉換器120的該數位信號並在該比較時脈信號係－1的情況下輸出反信號而且在該比較時脈信號係1的情況下輸出該比較時脈信號而不反轉其之電路。

加法器電路152係根據藉由頻率除法器140將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號而相加一比較間隔內自乘法器電路151的輸出信號並輸出相加結果的電路。該"比較間隔"係其中藉由相位比較器150實行相位比較的時間間隔。即，當相位比較器150比較為一個循環之一輸入信號的一擺動信號之相位時，可將該比較間隔設定至一個循環。在下列說明中，簡單地，術語"間隔"指示對應於一擺動信號之一個循環的一時間間隔。

加法器電路152在(例如)PLL電路100藉由將該輸入信號乘以n(即，將頻率乘以n)而產生一時脈信號情況下相加n個資料項目。

FF 153根據藉由頻率除法器140將該時脈信號之頻率除以n所產生並傳送為一回授的該比較時脈信號而暫時儲存藉由加法所獲得並從加法器電路152輸出的一信號以便輸出該獲得信號至LF 160。

LF 160係使自相位比較器150的一輸出信號(即，用於控制VCO 110之振盪頻率的一信號)平滑而且輸出該平滑信號至VCO 110的電路。藉由(例如)一IIR濾波器實施LF 160。

具有上述結構之PLL電路100輸出與自VCO 110之一輸入信號同步的一時脈信號，即藉由將一輸入信號乘以n所獲得的一時脈信號。依據PLL電路100，一個特徵會常駐，因為提供用於正規化藉由A/D轉換器120產生的一數位信號之正規化器130。以下說明正規化器130。

正規化器130之結構 依據本具體實施例之正規化器130包括一幅度測量電路131、一延遲電路132以及一除法器電路133。

幅度測量電路131接收藉由A/D轉換器120產生的數位信號之一輸入並測量用作正規化該數位信號之參考的幅度值(參考幅度值，其可在下文簡稱為"幅度值")。即，在PLL電路100內，幅度測量電路131實行AGC並測量該數位信號之幅度值以便使輸入至相位比較器150的該數位信號穩定。

可藉由(例如)一平均測量電路實施幅度測量電路131。在此情況下，幅度測量電路131可計算(例如)m個循環之輸入信號的平均幅度(即m個擺動的擺動信號(下文可稱為"間隔m"))為參考幅度值。或者，可藉由(例如)一最大測量電路實施幅度測量電路131。在此情況下，幅度測量電路131可測量(例如)該輸入信號之每一循環的最大幅度值(即一個擺動的一擺動信號之最大幅度值)為參考幅度值。然而，本發明並不限於此等範例。幅度測量電路131可以為另一電路，只要其能測量在實行正規化時用作一參考的幅度。

延遲電路132接收藉由A/D轉換器120產生的該數位信號並藉由幅度測量電路131測量該數位信號所花費的時間來延遲該數位信號。即，例如當幅度測量電路131係一平均測量電路時，為了獲得間隔m內的擺動信號之平均值，延遲電路132延遲從幅度測量電路131輸出的幅度一對應於間隔m的時間。因此，當延遲電路132延遲該數位信號一對應 於等效時間之延遲量，該數位信號能與該幅度值同步。或者，例如當幅度測量電路131係一最大測量電路時，幅度測量電路131可測量每一間隔中的幅度。此情況下的延遲量可對應於藉由最大測量電路測量最大值所花費的時間。可藉由(例如)一移位暫存器實施延遲電路132。

除法器電路133將藉由延遲電路132產生的延遲數位信號除以藉由幅度測量電路131測量的幅度值，因而正規化該數位信號。除法器電路133輸出正規化數位信號至相位比較器150。藉由使用除法器電路133將該數位信號除以該參考幅度值，輸入至相位比較器150的數位信號(即擺動信號)之幅度能保持恆定而不管誤差及類似物。

在此情況下，包括上述除法器電路133的正規化器130正規化已藉由A/D轉換器120轉換成一數位信號的輸入信號(擺動信號)。因此，與先前技術之一AGC電路比較，能每次輸入該擺動信號時實行正規化，而且能增加處理速率。

為了進一步增強此優點，依據本具體實施例之PLL電路100，亦能減少實行除法處理中涉及的時間。參考圖3說明達到此優點的除法器電路133之一範例。

除法器電路133的結構之範例 圖3係解說包括在依據本具體實施例之PLL電路100中的除法器電路133之一範例的方塊圖。在圖3中，一輸入端子104係從圖2中所示的幅度測量電路131輸入幅度值(除法係數)所至的一端子。一輸入端子105係從延遲電路132輸入延遲數位信號所至的一端子。此外，一輸出端子106係連 接至相位比較器150並輸出為除法結果之商(即正規化數信號(擺動信號))的一端子。

包括在依據本具體實施例之PLL電路100中的除法器電路133之範例具有一商表134，如圖3中所示。

藉由(例如)記錄在唯讀記憶體(ROM)或類似物(例如，一ROM表)中的查找表實施商表134。採用商表134，一輸入數位信號及一幅度值可進行表轉換。即，商表134儲存藉由將一數位信號除以與多個數位信號及多個幅度值之組合相關聯的一幅度值所獲得的一商。在此情況下，商表134儲存與一數位信號相關聯的一商及用以獲得該商之一幅度值。

換言之，商表134具有(例如)縱座標上的數位信號及橫座標上的幅度，而且分別從該等數位信號之一對應者及該等幅度值之一對應者獲得的商係配置在該等數位信號與該等幅度值的交叉點處。即，商表134係具有配置在矩陣中的資訊項目之一表。

當商表134分別從幅度測量電路131及延遲電路132接收一幅度值及一數位信號時，商表134從儲存的商當中擷取對應於該幅度值及該數位信號的一商並且輸出該擷取商。

採用此方式，因為除法器電路133具有商表134，所以除法器電路133能輸出一商，其係藉由將一數位信號除以一幅度值所獲得，而無需實行涉及比乘法處理長的處理時間以及一複雜電路結構之除法處理之一數值。因此，除法器電路133能處理一擺動信號，其係一高頻率信號而且可具 有取決於光碟2之格式的一極短循環。

然而，除法器電路133並不限於此範例。

參考圖4說明除法器電路133之另一範例。

除法器電路133的結構之另一範例 圖4係解說包括在依據本具體實施例之PLL電路100中的除法器電路133之另一範例的方塊圖。

如圖4中所示，包括在依據本具體實施例之PLL電路100中的除法器電路133之此另一範例包括複數個乘法器電路135、複數個AND電路136、增益選擇電路137以及一加法器電路138。

乘法器電路135分別接收一輸入數位信號，將該輸入數位信號乘以一正值，而且輸出相乘結果。為了做到此點，乘法器電路135係並聯配置而且接收同一數位信號。乘法器電路135之每一者的乘法因數(即所乘的正值)係設定至(例如)1/2、1/4、1/8或1/16。例如藉由使用1/2的倍數為乘法器電路135之每一者的乘法因數，能藉由偏移一二進制數位信號一個數字而獲得相乘結果。因此，能增加處理速率。在此情況下，可藉由(例如)偏移操作電路實施乘法器電路135。

乘法器電路135分別輸出相乘結果至AND電路136之一對應者。當自增益選擇電路137的一輸出信號係輸入至AND電路136之每一者時，AND電路136之每一者輸出從乘法器電路135之一對應者輸出的相乘結果至加法器電路138。

增益選擇電路137接收藉由幅度測量電路131測量的一幅 度值並輸出一信號至對應於該幅度值的AND電路136之一。即，對於增益選擇電路137，依據輸入幅度值預先決定欲選擇AND電路136之哪一個。當一幅度值係輸入至增益選擇電路137時，增益選擇電路137輸出一信號至對應於該幅度值的AND電路136之一。以上說明的增益選擇電路137可組態為(例如)一表，其中依據一幅度值決定應該輸出一信號至AND電路136之哪一個。

加法器電路138相加從AND電路136輸出的一或多個相乘結果之一組合並輸出一商。

即，除法器電路133之此另一個範例產生藉由將一輸入數位信號除以多個正值獲得的數值而且相加此等商之一組合以產生實質上等效於藉由將該數位信號除以一幅度值獲得的一數值之數值，因而輸出此數值為一商。

乘法器電路135之乘法因數並不限於1/2的倍數而且能加以設定至任何數值，只要其係一正值的倍數。

依據除法器電路133之此另一個範例，如在除法器電路133之上述範例中一樣，能產生一商而無需實行除法處理。因此，除法器電路133之另一個範例能處理一擺動信號，其係可具有取決於光碟2之格式的一極短循環之一高頻率信號。

PLL電路100之操作 以上已說明PLL電路100之結構。

參考圖2及5至8說明PLL電路100之操作。特定言之，該說明主要係關於自相位比較器150的輸出值。

當一輸入信號(擺動信號)係輸入至圖2中所示的PLL電路100之輸入端子101時，A/D轉換器120根據從VCO 110輸出為一取樣時脈之一時脈信號將該輸入信號轉換成一數位信號。該數位信號係輸出至正規化器130。

正規化器130正規化該數位信號之幅度。

更明確而言，該數位信號係分流至幅度測量電路131及延遲電路132。幅度測量電路131測量該數位信號之幅度值並輸出該幅度值至除法器電路133。或者，該幅度值可以為(例如)一或多個間隔中的數位信號之最大值或多個間隔中的數位信號之平均值。相反，將輸入至延遲電路132的數位信號延遲一藉由幅度測量電路131實行之測量中涉及的時間，而且將該延遲數位信號輸出至除法器電路133。

藉由將該延遲數位信號除以該幅度值的除法器電路133來正規化該延遲數位信號。即，因為藉由該幅度值正規化(除以)該數位信號，所以將該數位信號維持在實質上恆定的輸出值。更明確而言，當輸入至正規化器130的一數位信號之幅度值係較大時，正規化器130輸出藉由該幅度值所除的一數位信號。因此，預防該輸出數位信號之該幅度值過大。當輸入至正規化器130的一數位信號之幅度值係較小時，正規化器130將該數位信號除以該幅度值。即，當該幅度值係小於或等於1時，藉由將該數位信號除以該幅度值來放大該數位信號。因為正規化器130藉由將一數位信號除以該幅度而放大並輸出其幅度係較小的數位信號，所以預防該輸出數位信號之該幅度值過小。

接著，將正規化數位信號傳送至相位比較器150。相位比較器150將該正規化數位信號與一比較時脈信號比較，該比較時脈信號係由頻率除法器140將為PLL電路100之輸出值的一時脈信號之頻率除以n而產生並且傳送為一回授。藉由乘法器電路151及加法器電路152實行此相位比較。FF 153具有暫時儲存用作比較結果之一輸出信號並輸出該輸出信號至LF 160的作用。

當介於該數位信號與該比較時脈信號之間存在一相位差異時，相位比較器150輸出一預定信號(在此範例中為電壓值)以控制藉由VCO 110產生的一時脈信號之相位。即，藉由相位比較器150之輸出值的位準決定從PLL電路100輸出的一時脈信號之頻率。LF 160具有使自相位比較器150的預定信號平滑並輸出平滑信號至VCO 110的作用。

依據本具體實施例之PLL電路100，能使該時脈信號之頻率穩定而不管該輸入信號之幅度。換言之，有必要使至VCO 110的輸入信號(即相位比較器150之輸出信號)穩定以便使該時脈信號之頻率穩定。依據本具體實施例之PLL電路100，能使輸入至相位比較器150的數位信號穩定，並且因此能使相位比較器150之輸出信號穩定。因此，能使該時脈信號之頻率穩定。

參考圖5至8說明相位比較器150之示意操作，隨後說明依據本具體實施例之PLL電路100中的相位比較器150之穩定輸出，與其中輸出不穩定的先前技術之情況形成比較。

相位比較器150之操作 圖5係解說在介於一數位信號與一比較時脈信號之間不存在相位差異情況下相位比較器150之示意操作的曲線圖。

在圖5中，在橫座標上繪製時間，而且在縱座標上示意性地繪製一數位信號、一比較時脈信號、一乘法波以及一相加輸出之幅度。

該數位信號指示藉由A/D轉換器120產生的數位化擺動信號。

該比較時脈信號(亦可稱為"比較頻率")指示藉由使用頻率除法器140實行頻率除法運算所獲得的一時脈信號。在此情況下，該比較時脈信號係(例如)一指示1或0的二進制值(正方形波)。

相乘波指示藉由使用乘法器電路151將該數位信號乘以該比較時脈信號所獲得的一信號。在此情況下，乘法器電路151在該比較時脈信號係1的情況下輸出該數位信號而且在該比較時脈信號係0的情況下輸出乘以－1的該數位信號。

當將一正弦波用作該比較時脈信號代替指示1或0的正方形波時，或當將指示1或－1的二進制正方形波用作該比較時脈信號時，乘法器電路151將該數位信號乘以該比較時脈信號。

相加輸出指示藉由使用加法器電路152相加以比較循環(比較間隔)為單位的乘法波所獲得的一信號。圖6至8中的橫座標及縱座標軸與圖5中的座標軸係共同的。

圖5中的數位信號及比較時脈信號係彼此同步，而且兩者之間的相位差異實質上係0。在此情況下，在時間t2時輸出至VCO 110的相加輸出係0。因此，VCO 110維持該時脈信號之相位。

相反，圖6及7解說存在一相位差異的情況。

圖6係解說在該數位信號相對於該比較時脈信號得以延遲情況下相位比較器150之示意操作的曲線圖。圖7係解說在該數位信號相對於該比較時脈信號得以提前情況下相位比較器150之示意操作的曲線圖。

參考圖6，當該數位信號相對於該比較時脈信號得以延遲時，在二個信號之間產生一相位差異。此相位差異變為相加輸出，其係時間t2時至VCO 110的一輸出。即，時間t2時的相加輸出變為一正值，而且依據相加輸出之位準控制藉由VCO 110產生的一時脈信號之相位以便介於該數位信號與該比較時脈信號之間不存在相位差異。

相反，現在參考圖7，當該數位信號相對於該比較時脈信號得以提前時，在二個信號之間產生與圖6中所示的相位差異相反之一相位差異。此相位差異變為相加輸出，其係時間t2時至VCO 110的一輸出。即，時間t2時的相加輸出變為一負值，而且依據相加輸出控制藉由VCO 110產生的一時脈信號之相位以便介於該數位信號與該比較時脈信號之間不存在相位差異。

如在先前技術之PLL電路200中一樣，當為一輸入信號的一擺動信號之幅度值變為較小時，經輸出用以控制VCO 110的相加輸出之數值不僅受相位差異的影響，而且受該擺動信號之幅度值的影響。即，該擺動信號之幅度值中的變化會影響VCO 110之時脈信號。現在參考與圖6形成對比的圖8，以下說明由於該擺動信號之幅度中的變化所致的相加輸出中的變化。

圖8係解說在該擺動信號得以減小而且該數位信號得以延遲情況下相位比較器150之示意操作的曲線圖。

參考圖8，當該擺動信號之幅度值係減小至近似一半時，輸入至相位比較器150的該數位信號之幅度值亦係減小至近似一半。在此情況下，當該數位信號相對於該比較時脈信號得以延遲時，在二個信號之間產生一相位差異。然而，與圖6中所示的依據本具體實施例之PLL電路100之相加輸出的位準比較，基於該相位差異在時間t2時的相加輸出之位準亦係減小至近似一半。即，依據先前技術之PLL電路200，當一輸入信號之幅度係減小至近似一半時，相位比較器240操作，好似即使相位差異保持不變相位差異仍係減小至近似一半。

相加輸出之位準中的此變化會影響如何控制藉由VCO 110產生的時脈信號之相位。換言之，依據相加輸出之位準控制藉由VCO 110產生的時脈信號之相位。然而，該擺動信號之幅度中的變化引起相加輸出之位準中的變化，從而產生該時脈信號之相位的不適合控制。因此，依據先前技術之PLL電路200或先前技術之一PLL電路，因為該擺動信號之幅度中的變化，該輸出時脈信號之相位變為不穩 定，因而輸出該時脈信號之相位誤差。

與先前技術之PLL電路200對比，依據本具體實施例之PLL電路100，如以上已說明，能維持輸入至相位比較器150的一數位信號之幅度為實質上恆定。因此，能使從PLL電路100輸出的一時脈信號之相位恆定地穩定。

本具體實施例之優點 以上已說明依據本具體實施例之記錄裝置1以及PLL電路100。

依據本具體實施例之PLL電路100，能維持輸入至相位比較器150的一數位信號之幅度值為實質上恆定。因此，能減小為PLL電路100之一輸出的一時脈信號之相位誤差。

一般地，為至PLL電路100的一輸入信號之一擺動信號具有高頻率。然而，依據本具體實施例之PLL電路100，因為正規化藉由A/D轉換器120產生的一數位化擺動信號，所以根據逐個信號(根據逐個間隔)，即以擺動信號之波長的單位來正規化此類高頻率擺動信號。因此，能正規化一更高頻率擺動信號，而且因此能減小一時脈信號之相位誤差。

此外，因為正規化器130具有以上說明的除法器電路133之一個範例或另一個範例，所以能以高速度實行正規化所需要的除法處理，而且因此能處理一高頻率擺動信號。

依據包括以上說明的PLL電路100的本具體實施例之記錄裝置1，當對諸如光碟2之記錄媒體實行記錄時，能減小藉由由於自鄰近磁軌的串擾所致的一擺動信號之幅度中的 變化、跳動雜訊、記錄之前及之後輸出幅度中的差異以及記錄媒體之品質的變化引起的抖動。

能放鬆預防串擾並抑制跳動雜訊的影響所需要之拾取器11或類似物的製造公差。亦能放鬆每一結構的製備特性所需要的精確度。因此，能增強大量生產力，並能提高產量。

即使當改變一擺動信號時，仍能充分解調變調變，而且能讀取正確位址。因此，能減少讀取正確位址資訊所花費的浪費時間。此外，能採用一穩定方式實行媒體間極大不同的記錄媒體上的記錄。

已參考附圖說明本發明之較佳具體實施例。然而，本發明並不限於上述範例性具體實施例。熟習此項技術人士應瞭解，只要在隨附申請專利範圍或其等效內容的範疇內，可根據設計要求及其他因素進行各種修改、組合、次組合及變更。

例如，在上述具體實施例中已說明PLL電路100之基本結構。然而，本發明並不限於此範例。本發明可應用於具有任何結構的PLL電路，只要其係一數位PLL電路。例如，當該比較時脈信號係指示1或0的一二進制信號時，代替相位比較器150中的乘法器電路151及加法器電路152，可使用一整合器電路，其藉由在該比較時脈信號係1情況下相加一數位信號並且在該比較時脈信號係0情況下減去該數位信號來整合一比較間隔中的該數位信號。

在上述具體實施例中，已說明除法器電路133之一個及 另一個範例。然而，本發明並不限於此等範例。能採用任何方式組態除法器電路133，只要其係能將藉由延遲電路132產生的一延遲數位信號除以藉由幅度測量電路131測量的一幅度值之一電路。

在上述具體實施例中，相位比較器150包括FF 153。然而，本發明並不限於此範例。例如，可採用任何方式組態相位比較器150，只要其能輸出一輸出信號(相加輸出)至LF 160。在此情況下，相位比較器150可以不必包括FF 153。

在上述具體實施例中，在圖5至8中解說各種信號之波形。然而，此等曲線圖概念上解說相位比較器150之操作，而且本發明並不限於此等範例。即，例如解說一正弦波數位信號作為一數位信號之範例。然而，此數位信號可以為藉由調變該正弦波獲得的一信號。將指示1或0的一二進制信號解說為一比較時脈信號。然而，可將指示－1或1的一二進制信號或一正弦波信號用作該比較時脈信號。在此情況下，乘法器電路151可將該比較時脈信號乘以該數位信號，而且加法器電路152可簡單地相加一個間隔內的相乘值。

在上述具體實施例中，在圖1中顯示記錄裝置1之結構而且已說明此結構。然而，本發明並不限於此範例性結構。例如，本發明可應用於使用藉由讀取在一記錄媒體上形成的調變(例如，一擺動信號)所產生的一寫入時脈信號並從調變信號產生該寫入時脈信號而在該記錄媒體上實行記錄 的任何記錄裝置。

1‧‧‧記錄裝置

2‧‧‧光碟

11‧‧‧拾取器

12‧‧‧位址解調變單元

13‧‧‧位址解碼單元

14‧‧‧控制單元

15‧‧‧記錄信號調變單元

16‧‧‧伺服信號放大器

17‧‧‧伺服信號處理單元

18‧‧‧長程尋軌馬達

19‧‧‧轉軸馬達

100‧‧‧鎖相迴路電路

101‧‧‧輸入端子

102‧‧‧輸出端子

103‧‧‧輸出端子

104‧‧‧輸入端子

105‧‧‧輸入端子

106‧‧‧輸出端子

110‧‧‧VCO

120‧‧‧A/D轉換器

130‧‧‧正規化器

131‧‧‧幅度測量電路

132‧‧‧延遲電路

133‧‧‧除法器電路

134‧‧‧商表

135‧‧‧乘法器電路

136‧‧‧AND電路

137‧‧‧增益選擇電路

138‧‧‧加法器電路

140‧‧‧頻率除法器

150‧‧‧相位比較器

151‧‧‧乘法器電路

152‧‧‧加法器電路

153‧‧‧FF

160‧‧‧LF

200‧‧‧鎖相迴路電路

201‧‧‧輸入端子

202‧‧‧輸出端子

210‧‧‧電壓控制振落器(VCO)

220‧‧‧A/D轉換器

230‧‧‧頻率除法器

240‧‧‧相位比較器

241‧‧‧乘法器電路

242‧‧‧加法器電路

243‧‧‧FF

250‧‧‧迴路濾波器

圖1係解說依據本發明之一具體實施例的一記錄裝置之結構的方塊圖；圖2係解說依據該具體實施例之一PLL電路之結構的方塊圖；圖3係解說包括在依據該具體實施例之PLL電路中的一除法器電路之一範例的方塊圖；圖4係解說包括在依據該具體實施例之PLL電路中的該除法器電路之另一範例的方塊圖；圖5係解說在不存在相位差異情況下，一相位比較器之示意操作的曲線圖；圖6係解說在該數位信號得以延遲情況下，該相位比較器之示意操作的曲線圖；圖7係解說在該數位信號得以提前情況下，該相位比較器之示意操作的曲線圖；圖8係解說在一擺動信號得以減小而且該數位信號得以延遲情況下，該相位比較器之示意操作的曲線圖；圖9係顯示依據先前技術之一PLL電路之結構的方塊圖；以及圖10係顯示輸入至依據先前技術之PLL電路的一擺動信號之曲線圖。

1‧‧‧記錄裝置

2‧‧‧光碟

11‧‧‧拾取器

12‧‧‧位址解調變單元

13‧‧‧位址解碼單元

14‧‧‧控制單元

15‧‧‧記錄信號調變單元

16‧‧‧伺服信號放大器

17‧‧‧伺服信號處理單元

18‧‧‧長程尋軌馬達

19‧‧‧轉軸馬達

100‧‧‧鎖相迴路電路

Claims (5)

1. 一種產生與具有一預定頻率之一輸入信號同步的一時脈信號之鎖相迴路電路，其包含：一振盪器，其經組態用以振盪並產生該時脈信號；一轉換器，其經組態用以使用由該振盪器產生的該時脈信號作為一取樣時脈而將該輸入信號轉換成一數位信號；一頻率除法器，其經組態用以對由該振盪器產生的該時脈信號之一頻率進行除頻以產生一比較時脈信號並傳送該比較時脈信號作為一回授；一正規化器，其經組態用以正規化由該轉換器產生的該數位信號之一振幅值；以及一振盪控制器，其經組態用以控制由該振盪器產生的該時脈信號之一相位以便減小介於由該正規化器產生的該正規化數位信號與由該頻率除法器傳送為一回授的該比較時脈信號之間的一相位差異，其中該正規化器包括：一振幅測量電路，其經組態用以測量由該轉換器產生的該數位信號之該振幅值；一延遲電路，其經組態用以將由該轉換器產生的該數位信號延遲一由該振幅測量電路所實行之一測量中涉及的時間；以及一除法器電路，其經組態用以將由該延遲電路產生的該經延遲數位信號除以由該振幅測量電路測量的該振幅 值。
2. 如請求項1之鎖相迴路電路，其中該除法器電路從預先儲存的多個正規化數位信號當中擷取一正規化數位信號，其對應於由該延遲電路產生的該經延遲數位信號以及由該幅度測量電路測量的該振幅值。
3. 如請求項1之鎖相迴路電路，其中該除法器電路包括：複數個乘法器電路，其分別經組態用以接收由該延遲電路產生的該經延遲數位信號並將該數位信號乘以不同正值之一者；以及一加法器電路，其經組態用以加總藉由該複數個乘法器電路獲得的一或多個經相乘數位信號之一組合以產生藉由將由該延遲電路產生的該經延遲數信號除以由該幅度測量電路測量的該幅度值所獲得的一商。
4. 一種產生與具有一預定頻率之一輸入信號同步的一時脈信號之時脈信號產生方法，其包含下列步驟：使用該時脈信號作為一取樣時脈並正規化該數位信號而將該輸入信號轉換成一數位信號；以及產生該時脈信號以便減小介於該正規化數位信號與由對該時脈信號之一頻率進行除法運算所產生的一比較時脈信號之間的一相位差異。
5. 如請求項4之時脈信號產生方法，其中藉由將該數位信號除以該數位信號之一幅度值而正規化該數位信號。