JP5182070B2 - デジタルpll回路及びデジタルpll動作方法 - Google Patents
デジタルpll回路及びデジタルpll動作方法 Download PDFInfo
- Publication number
- JP5182070B2 JP5182070B2 JP2008328288A JP2008328288A JP5182070B2 JP 5182070 B2 JP5182070 B2 JP 5182070B2 JP 2008328288 A JP2008328288 A JP 2008328288A JP 2008328288 A JP2008328288 A JP 2008328288A JP 5182070 B2 JP5182070 B2 JP 5182070B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- master clock
- value
- switching
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図1には、本発明の第一実施形態であるデジタルPLL回路の構成例を示している。まず、本実施形態のデジタルPLL回路の概要を説明する。
次に、デジタルPLL回路10Aの詳細を説明する。なお、図13の位相比較器の入出力関係を示すタイムチャート、及び図14の位相同期状態の各種タイミング信号を示すタイムチャートは、デジタルPLL回路10Aの動作でも同じになる。
F(z)={K2Z-1/(1−Z-1)}+K1Z-1/{1−(1−K1)Z-1}
上式において、第1項は積分器であり、第2項は1次のローパスフィルタとなる。これに、数値制御発振器6の積分特性が乗算されると、特定の開ループ特性となる。第2項は、1次ローパスフィルタではなく、単にK1としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ4は、デジタル回路であり、同期クロックgclkごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が2倍になれば、開ループの周波数特性もω軸方向に2倍にシフトすることになる。
図8には、本発明の第二実施形態であるデジタルPLL回路の構成例を示している。まず、第二実施形態の概要を説明する。なお、図8において、図1と同一部分には同一符号を付す。
次に、デジタルPLL回路20Aの詳細について説明する。光ディスクの再生信号の入力の場合、DC変動、振幅変動、シンメトリずれ等を補正するフィルタ15を追加しておくことが重要である。このフィルタ15をデジタル回路で実現する場合、PLLループ内に配置すると遅延のためにPLL同期の安定性が損なわれる恐れがある。したがって、フィルタ15は、A/D変換器1と補間器2との間に配置することになる。
Dn=P・Tn (1)
マスタクロックsclkの周波数が変わってもPは変わらないので、分周比をMにした場合の遅延量Dmはマスタクロックsclkの周期をTmとすると次式となる。
Dm=P・Tm (2)
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。また、本発明は次のように構成することもできる。
10B マスタクロック切り替え手段
10C 倍率切り替え手段
10D 切り替え信号生成手段(マスタクロック切り替え手段)
10E マスタクロック生成手段(マスタクロック切り替え手段)
10F 同期判定手段(マスタクロック切り替え手段)
20A デジタルPLL回路
20B 遅延補正手段
fq 周波数値
csel 切り替え信号
sclk マスタクロック
gclk 同期クロック
1 A/D変換器
2 補間器
3 位相比較器
4 デジタルループフィルタ
5 乗算器(倍率切り替え手段)
6 数値制御発振器(NCO)
7 クロックゲーティングセル
8 2値化器(同期判定手段)
9 同期判定器(同期判定手段)
10 切り替えタイミング生成器(切り替え信号生成手段)
11 セレクタ(倍率切り替え手段)
12 セレクタ(マスタクロック生成手段)
13 発振器(マスタクロック生成手段)
14 分周器(マスタクロック生成手段)
15 フィルタ
16 FIFO(遅延補正手段)
17 セレクタ(遅延補正手段)
Claims (12)
- チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するA/D変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルPLL回路において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、
前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、
を備えたことを特徴とするデジタルPLL回路。 - 前記マスタクロック切り替え手段は、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える
請求項1記載のデジタルPLL回路。 - 前記マスタクロック切り替え手段は、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、
前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項2記載のデジタルPLL回路。 - 前記マスタクロック切り替え手段は、前記周波数値に応じて切り替え信号を生成する切り替え信号生成手段と、前記切り替え信号によって前記マスタクロックの周波数を切り替えるマスタクロック生成手段とを有する、
請求項3記載のデジタルPLL回路。 - 前記マスタクロック切り替え手段は、当該デジタルPLL回路の同期状態を判定する同期判定手段を更に有し、前記周波数値が第一のしきい値以上になると又は前記同期判定手段によって前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項4記載のデジタルPLL回路。 - チャネルクロックと非同期で動作する非同期回路群と、
前記マスタクロックの周波数が切り替わる前後で前記非同期回路群の遅延量を一定にする遅延補正手段と、
を更に備えた請求項5記載のデジタルPLL回路。 - 前記アナログ信号が光ディスクの再生信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。 - 前記アナログ信号が光ディスクのウォブル信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。 - チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルPLL動作方法において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、
ことを特徴とするデジタルPLL動作方法。 - 前記マスタクロックを切り替える際に、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える、
請求項9記載のデジタルPLL動作方法。 - 前記マスタクロックを切り替える際に、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項10記載のデジタルPLL動作方法。 - 前記マスタクロックを切り替える際に、当該デジタルPLL動作の同期状態を判定し、前記周波数値が第一のしきい値以上になると又は前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項11記載のデジタルPLL動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008328288A JP5182070B2 (ja) | 2008-12-24 | 2008-12-24 | デジタルpll回路及びデジタルpll動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008328288A JP5182070B2 (ja) | 2008-12-24 | 2008-12-24 | デジタルpll回路及びデジタルpll動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010154083A JP2010154083A (ja) | 2010-07-08 |
JP5182070B2 true JP5182070B2 (ja) | 2013-04-10 |
Family
ID=42572678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008328288A Expired - Fee Related JP5182070B2 (ja) | 2008-12-24 | 2008-12-24 | デジタルpll回路及びデジタルpll動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5182070B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5582954B2 (ja) | 2010-10-12 | 2014-09-03 | ルネサスエレクトロニクス株式会社 | デジタルpll回路、情報再生装置、ディスク再生装置および信号処理方法 |
CN113900084B (zh) * | 2021-09-06 | 2022-06-28 | 珠海正和微芯科技有限公司 | 无晶振fmcw雷达收发机系统及频率校准方法 |
CN113933791B (zh) * | 2021-09-06 | 2022-05-27 | 珠海正和微芯科技有限公司 | 无晶振fmcw雷达收发机装置及频率校准方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004064469A (ja) * | 2002-07-30 | 2004-02-26 | Mitsubishi Electric Corp | タイミング補正回路及び受信装置 |
US7166402B2 (en) * | 2004-06-28 | 2007-01-23 | Xerox Corporation | Emulsion aggregation toner having gloss enhancement and toner release with stable xerographic charging |
JP4232120B2 (ja) * | 2006-12-22 | 2009-03-04 | 日本電気株式会社 | Pll回路及びディスク装置 |
JP4232207B2 (ja) * | 2006-12-27 | 2009-03-04 | 日本電気株式会社 | 情報再生装置 |
-
2008
- 2008-12-24 JP JP2008328288A patent/JP5182070B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010154083A (ja) | 2010-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3603025B2 (ja) | 周波数制御及び位相同期回路 | |
JP4232120B2 (ja) | Pll回路及びディスク装置 | |
JP4156595B2 (ja) | 周波数制御装置、周波数制御方法、制御プログラム、情報再生装置および情報再生方法 | |
US5963518A (en) | Apparatus for reproducing digital signal | |
US7433286B2 (en) | Jitter detection apparatus | |
JP2012085111A (ja) | デジタルpll回路、情報再生装置、ディスク再生装置および信号処理方法 | |
JP4232207B2 (ja) | 情報再生装置 | |
JP4784400B2 (ja) | Pll回路および記録情報再生装置 | |
JP3972868B2 (ja) | デジタルpll装置 | |
JP2003157623A (ja) | 光ディスクに記録されるウォブル信号をエンコーディングする装置及び方法と、その光ディスクで読み出されたウォブル信号をデコーディングする装置及び方法 | |
JP5182070B2 (ja) | デジタルpll回路及びデジタルpll動作方法 | |
JPH08339545A (ja) | データ再生装置 | |
JP3960271B2 (ja) | 位相誤差判定方法、デジタルpll装置 | |
JP2000230947A (ja) | デジタル位相制御ループにおける周波数検出方法 | |
KR100708110B1 (ko) | 워블 신호를 이용한 시스템 클록 생성 장치 및 그를이용한 데이터 재생 장치 | |
JP2006004465A (ja) | 光ディスク装置 | |
JP4067530B2 (ja) | Pll回路およびディスク再生装置 | |
JP3922125B2 (ja) | クロック抽出回路および情報記録再生装置 | |
JPH09161411A (ja) | 再生クロック位相補正回路 | |
JP2006209892A (ja) | Pll回路およびディスク再生装置 | |
JP2004253056A (ja) | デコード装置 | |
JPH0528657A (ja) | デイジタル記録再生装置 | |
JP4946632B2 (ja) | データ再生装置 | |
JP2942696B2 (ja) | 光ディスクからのデータ再生システム | |
JP2012226795A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110909 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121218 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121231 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160125 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |