JPH10340545A - 光ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】パルス幅変調信号の２値化スライスレベルが不
適切な場合でも正確に立ち上がり、立ち下がりエッジに
同期した再生クロックを得てデータの正読率の向上を図
る。 【解決手段】ＰＬＬ回路５０において、データ入力端子
５１に入力された２値化済みＰＷＭ信号の立ち下がりエ
ッジをＦエッジ検出回路５２にて検出し、このパルス列
を用いてロックイン位相比較器５４、チャージポンブ５
６、ＶＣＯ（ＦＶＯ）５７からなるデータＰＬＬ回路に
てデータクロックを生成し、ＰＷＭ信号の立ち上がりエ
ッジをＲエッジ検出回路６２にて検知し、このパルス列
をロックイン位相比較器６４にて先のデータクロックと
位相比較し、チャージポンブ６６を通して電圧可変遅延
ブロック６７にフィードバックし、データクロックの位
相を立ち上がりエッジパルス列にロックしてクロック出
力端子９１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえば光ディ
スクに記録された情報の再生を行う光ディスク装置に関
する。

【０００２】

【従来の技術】従来、光学ヘッドに搭載された半導体レ
ーザにより出力されるレーザ光により、記録トラックを
有する光ディスク（情報記録媒体）に情報を記録した
り、あるいは光ディスクに記録されている情報を再生す
る光ディスク装置が実用化されている。

【０００３】パルス幅変調方式を用いた光ディスク装置
の復調動作においては、再生波形を適宜情報マークのエ
ッジ位置に応じ０／１の２値に変換する機能が必須であ
る。この変換回路（以下、２値化回路と記述する）に
は、単純に特定基準電圧で再生信号をスライスして２値
化する方式が一般的であった。

【０００４】また、変調信号のＤＣフリー特性を利用
し、２値化後のデータの積分値がＤＣフリーとなるよう
先のスライスレベルにフィードバックする手法も用いら
れている。これらの手段により検出したマークエッジか
ら再生基準クロックを再生し、再生データの時間基準と
して用いている。

【０００５】しかしながら、従来の単純に再生信号を特
定電圧と比較する２値化方式では通常再生状態では問題
無いが、再生信号平均レベルが大きく変動した場合には
正確に２値化することができなかった。

【０００６】また、ＤＣフリーフィードバック方式で
は、振幅変動が起こってもおおむね正確にＤＣフリーに
２値化できるが、変調符号がいかなる場合でもＤＣフリ
ーを保証できるほど完全でないため、２値化レベルが適
切でない場合が有った。

【０００７】２値化レベルが不適切な場合、パルス幅変
調故に次のような不具合が発生する。すなわち、立ち上
がりエッジか、立ち下がりエッジのみに注目した場合に
はおおむね正確な信号間隔でエッジ位置を検出できる
が、立ち上がりエッジと立ち下がりエッジの相互間隔は
スライスレベルの変動により相対的に誤差が生じる。こ
の誤差が発生した状態で再生クロック生成のＰＬＬ回路
に２値化信号を入力して再生クロックを生成すると、立
ち上がり、立ち下がり両エッジ共に再生クロックから位
相ずれを発生しており、データの正読率が低下する。

【０００８】この問題の解決手段として、立ち上がり、
立ち下がり各々に別々のＰＬＬ回路を設け、各エッジ列
に対して再生クロックを生成することが行われるが、高
価なＰＬＬ回路が２倍に増え、かつ２系統の再生クロッ
クの同期をとるロジックも必要となり、コスト的に不利
である。

【０００９】また、周波数が非常に近いクロック発生が
物理的にも近い場所で起こるため、ビートを発生しやす
く、ノイズ対策が必要である。さらに、消費電力もＰＬ
Ｌ回路１個の場合に比べ２倍近くになり不利である。

【００１０】

【発明が解決しようとする課題】上記したように、２値
化スライスレベルが不適切な場合、立ち上がりエッジ
か、立ち下がりエッジのみに注目した場合にはおおむね
正確な信号間隔でエッジ位置を検出できるが、立ち上が
りエッジと立ち下がりエッジの相互間隔はスライスレベ
ルの変動により相対的に誤差が生じ、この状態で再生ク
ロック生成のＰＬＬ回路に２値化信号を入力して再生ク
ロックを生成すると、立ち上がり、立ち下がり両エッジ
共に再生クロックから位相ずれを発生し、データの正読
率が低下するという問題があった。

【００１１】また、立ち上がり、立ち下がり各々に別々
のＰＬＬ回路を設け、各エッジ列に対して再生クロック
を生成することが行われるが、高価なＰＬＬ回路が２倍
に増え、かつ２系統の再生クロックの同期をとるロジッ
クも必要となり、さらに周波数が非常に近いクロック発
生が物理的にも近い場所で起こるためビートを発生しや
すく、ノイズ対策が必要であり、消費電力もＰＬＬ回路
１個の場合に比べ２倍近くになりコスト的に不利である
という問題があった。

【００１２】そこで、この発明は、パルス幅変調信号の
２値化スライスレベルが不適切な場合でも正確に立ち上
がり、立ち下がりエッジに同期した再生クロックを得て
データの正読率の向上とコストアップの抑制を図ること
のできる光ディスク装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明の光ディスク装
置は、光ディスクから読取った再生波形を２値化する２
値化手段と、この２値化手段で２値化されたデータの立
ち下がりエッジと立ち上がりエッジを検出する検出手段
と、この検出手段で検出された立ち下がりエッジ、また
は立ち上がりエッジのみから再生クロックを生成する生
成手段と、この生成手段から生成した再生クロックに対
して上記検出手段で検出された立ち下がりエッジのパル
ス列と立ち上がりエッジのパルス列との同期をとる同期
手段とから構成されている。

【００１４】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち下がりエッジと
立ち上がりエッジを検出する検出手段と、この検出手段
で検出された立ち下がりエッジと立ち上がりエッジとか
ら再生クロックを生成する生成手段と、この生成手段か
ら生成した再生クロックに対して上記検出手段で検出さ
れた立ち下がりエッジのパルス列と立ち上がりエッジの
パルス列との同期をとる同期手段とから構成されてい
る。

【００１５】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち下がりエッジを
検出する第１の検出手段と、この第１の検出手段で検出
された立ち下がりエッジのパルス列を用いてクロックを
生成する生成手段と、上記２値化手段で２値化されたデ
ータの立ち上がりエッジを検出する第２の検出手段と、
この第２の検出手段で検出された立ち上がりエッジのパ
ルス列に上記生成手段で生成されたクロックを同期させ
る遅延制御を行う制御手段と、この制御手段で制御され
る遅延特性で上記第１の検出手段で検出された立ち下が
りエッジのパルス列を遅延する遅延手段と、この遅延手
段で遅延された立ち下がりエッジのパルス列と上記第２
の検出手段で検出された立ち上がりエッジのパルス列と
を合成して上記制御手段で遅延制御されたクロックに同
期させる同期手段とから構成されている。

【００１６】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち下がりエッジを
検出する第１の検出手段と、この第１の検出手段で検出
された立ち下がりエッジのパルス列を用いてクロックを
生成する生成手段と、この生成手段で生成されたクロッ
クを所定時間遅延する第１の遅延手段と、上記第１の検
出手段で検出された立ち下がりエッジのパルス列を上記
第１の遅延手段と同じ所定時間遅延する第２の遅延手段
と、上記２値化手段で２値化されたデータの立ち上がり
エッジを検出する第２の検出手段と、この第２の検出手
段で検出された立ち上がりエッジのパルス列を上記第１
の遅延手段で遅延されたクロックに同期させる遅延を行
う可変遅延手段と、この可変遅延手段で遅延された立ち
上がりエッジのパルス列と上記第２の遅延手段で遅延さ
れた立ち下がりエッジのパルス列とを合成する合成手段
と、この合成手段で合成されたデータを上記第１の遅延
手段から出力されたクロックに同期させる同期手段とか
ら構成されている。

【００１７】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち下がりエッジを
検出する第１の検出手段と、上記２値化手段で２値化さ
れたデータの立ち上がりエッジを検出する第２の検出手
段と、上記第１の検出手段で検出された立ち下がりエッ
ジのパルス列と上記第２の検出手段で検出された立ち上
がりエッジのパルス列とからクロックを生成する生成手
段と、上記第１の検出手段で検出された立ち下がりエッ
ジのパルス列を上記生成手段で生成されたクロックに同
期させる遅延を行う第１の可変遅延手段と、上記第２の
検出手段で検出された立ち上がりエッジのパルス列を上
記生成手段で生成されたクロックに同期させる遅延を行
う第２の可変遅延手段と、この第２の可変遅延手段で遅
延された立ち上がりエッジのパルス列と上記第１の可変
遅延手段で遅延された立ち下がりエッジのパルス列とを
合成する合成手段と、この合成手段で合成されたデータ
を上記生成手段で生成されたクロックに同期させる同期
手段とから構成されている。

【００１８】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち下がりエッジを
検出する第１の検出手段と、この第１の検出手段で立ち
下がりエッジを検出した際、この立ち下がりエッジ検出
信号に応じてクロックを生成する生成手段と、上記２値
化手段で２値化されたデータの立ち上がりエッジを検出
する第２の検出手段と、この第２の検出手段で立ち上が
りエッジを検出した際、この立ち上がりエッジ検出信号
に上記生成手段で生成されたクロックを同期させる遅延
を行う第１の可変遅延手段と、この第１の可変遅延手段
の遅延特性で上記第１の検出手段で検出された立ち下が
りエッジ検出信号を遅延させる第２の可変遅延手段と、
この第２の可変遅延手段で遅延された立ち下がりエッジ
検出信号と上記第２の検出手段で検出された立ち上がり
エッジ検出信号とを合成する合成手段と、この合成手段
で合成されたデータを上記第１の可変遅延手段で遅延さ
れたクロックに同期させる同期手段とから構成されてい
る。

【００１９】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち上がりエッジを
検出する第１の検出手段と、この第１の検出手段で検出
された立ち上がりエッジのパルス列を用いてクロックを
生成する生成手段と、上記２値化手段で２値化されたデ
ータの立ち下がりエッジを検出する第２の検出手段と、
この第２の検出手段で検出された立ち下がりエッジのパ
ルス列に上記生成手段で生成されたクロックを同期させ
る遅延制御を行う制御手段と、この制御手段で制御され
る遅延特性で上記第１の検出手段で検出された立ち上が
りエッジのパルス列を遅延する遅延手段と、この遅延手
段で遅延された立ち上がりエッジのパルス列と上記第２
の検出手段で検出された立ち下がりエッジのパルス列と
を合成して上記制御手段で遅延制御されたクロックに同
期させる同期手段とから構成されている。

【００２０】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち上がりエッジを
検出する第１の検出手段と、この第１の検出手段で検出
された立ち上がりエッジのパルス列を用いてクロックを
生成する生成手段と、この生成手段で生成されたクロッ
クを所定時間遅延する第１の遅延手段と、上記第１の検
出手段で検出された立ち上がりエッジのパルス列を上記
第１の遅延手段と同じ所定時間遅延する第２の遅延手段
と、上記２値化手段で２値化されたデータの立ち下がり
エッジを検出する第２の検出手段と、この第２の検出手
段で検出された立ち下がりエッジのパルス列を上記第１
の遅延手段で遅延されたクロックに同期させる遅延を行
う可変遅延手段と、この可変遅延手段で遅延された立ち
下がりエッジのパルス列と上記第２の遅延手段で遅延さ
れた立ち上がりエッジのパルス列とを合成する合成手段
と、この合成手段で合成されたデータを上記第１の遅延
手段から出力されたクロックに同期させる同期手段とか
ら構成されている。

【００２１】この発明の光ディスク装置は、光ディスク
から読取った再生波形を２値化する２値化手段と、この
２値化手段で２値化されたデータの立ち上がりエッジを
検出する第１の検出手段と、この第１の検出手段で立ち
上がりエッジを検出した際、この立ち上がりエッジ検出
信号に応じてクロックを生成する生成手段と、上記２値
化手段で２値化されたデータの立ち下がりエッジを検出
する第２の検出手段と、この第２の検出手段で立ち下が
りエッジを検出した際、この立ち下がりエッジ検出信号
に上記生成手段で生成されたクロックを同期させる遅延
を行う第１の可変遅延手段と、この第１の可変遅延手段
の遅延特性で上記第１の検出手段で検出された立ち上が
りエッジ検出信号を遅延させる第２の可変遅延手段と、
この第２の可変遅延手段で遅延された立ち上がりエッジ
検出信号と上記第２の検出手段で検出された立ち下がり
エッジ検出信号とを合成する合成手段と、この合成手段
で合成されたデータを上記第１の可変遅延手段で遅延さ
れたクロックに同期させる同期手段とから構成されてい
る。

【００２２】

【発明の実施の形態】以下、この発明の一実施の形態に
ついて図面を参照して説明する。図１は、この発明に係
る光ディスク装置を示すものである。この光ディスク装
置は光ディスク（情報記録媒体）１に対し集束光を用い
て情報の記録、再生を行うものである。

【００２３】光ディスク１の表面には、スパイラル状に
溝（記録トラック）が形成されており、この光ディスク
１は、モータ（回転駆動手段）２によって例えば一定の
速度で回転される。このモータ２は、モータ制御回路１
８によって制御されている。

【００２４】光ディスク１は、たとえばガラスあるいは
プラスチックスなどで円形に形成された基板の表面に記
録膜がドーナツ型にコーティングされており、その金属
被膜層の中心部近傍には切欠部つまり基準位置マークが
設けられている。

【００２５】光ディスク１に対する情報の記録、再生
は、光学ヘッド（読取手段）３によって行われるように
なっている。この光学ヘッド３は、リニアモータ３１の
可動部を構成する駆動コイル１３に固定されており、こ
の駆動コイル１３はリニアモータ制御回路１７に接続さ
れている。

【００２６】このリニアモータ制御回路１７には、リニ
アモータ位置検出器２６が接続されており、このリニア
モータ位置検出器２６は、光学ヘッド３に設けられた光
学スケール２５を検出することにより、位置信号を出力
するようになっている。

【００２７】また、リニアモータ３１の固定部には、図
示せぬ永久磁石が設けられており、駆動コイル１３がリ
ニアモータ制御回路１７によって励磁されることによ
り、光学ヘッド３は、光ディスク１の半径方向に移動さ
れるようになっている。

【００２８】光学ヘッド３には、対物レンズ６が図示し
ないワイヤあるいは板ばねによって保持されており、こ
の対物レンズ６は、駆動コイル５によってフォーカシン
グ方向（レンズの光軸方向）に移動され、駆動コイル４
によってトラッキング方向（レンズの光軸と直交方向）
に移動可能とされている。

【００２９】また、レーザ制御回路１４によって駆動さ
れる半導体レーザ発振器（あるいはアルゴンネオンレー
ザ発振器）９より発生されたレーザ光は、コリメータレ
ンズ１１ａ、ハーフプリズム１１ｂ、対物レンズ６を介
して光ディスク１上に照射され、この光ディスク１から
の反射光は、対物レンズ６、ハーフプリズム１１ｂ、集
光レンズ１０ａ、およびシリンドリカルレンズ１０ｂを
介して光検出器８に導かれる。

【００３０】光検出器８は、４分割の光検出セル８ａ、
８ｂ、８ｃ、８ｄによって構成されている。上記光検出
器８の光検出セル８ａの出力信号は、増幅器１２ａを介
して加算器３０ａの一端に供給され、光検出セル８ｂの
出力信号は、増幅器１２ｂを介して加算器３０ｂの一端
に供給され、光検出セル８ｃの出力信号は、増幅器１２
ｃを介して加算器３０ａの他端に供給され、光検出セル
８ｄの出力信号は、増幅器１２ｄを介して加算器３０ｂ
の他端に供給されるようになっている。

【００３１】光検出器８の光検出セル８ａの出力信号
は、増幅器１２ａを介して加算器３０ｃの一端に供給さ
れ、光検出セル８ｂの出力信号は、増幅器１２ｂを介し
て加算器３０ｄの一端に供給され、光検出セル８ｃの出
力信号は、増幅器１２ｃを介して加算器３０ｄの他端に
供給され、光検出セル８ｄの出力信号は、増幅器１２ｄ
を介して加算器３０ｃの他端に供給されるようになって
いる。

【００３２】加算器３０ａの出力信号は差動増幅器ＯＰ
２の反転入力端に供給され、この差動増幅器ＯＰ２の非
反転入力端には加算器３０ｂの出力信号が供給される。
これにより、差動増幅器ＯＰ２は、加算器３０ａ、３０
ｂの差に応じてフォーカス点に関する信号をフォーカシ
ング制御回路１５に供給するようになっている。このフ
ォーカシング制御回路１５の出力信号は、フォーカシン
グ駆動コイル５に供給され、レーザ光が光ディスク１上
で常時ジャストフォーカスとなるように制御される。

【００３３】加算器３０ｃの出力信号は差動増幅器ＯＰ
１の反転入力端に供給され、この差動増幅器ＯＰ１の非
反転入力端には加算器３０ｄの出力信号が供給される。
これにより、差動増幅器ＯＰ１は、加算器３０ｃ、３０
ｄの差に応じてトラック差信号をトラッキング制御回路
１６に供給するようになっている。このトラッキング制
御回路１６は、ＯＰ１から供給されるトラック差信号に
応じてトラック駆動信号を作成するものである。

【００３４】トラッキング制御回路１６から出力される
トラック駆動信号は、前記トラッキング方向の駆動コイ
ル４に供給される。また、上記トラッキング制御回路１
６で用いられたトラック差信号は、リニアモータ制御回
路１７に供給されるようになっている。

【００３５】上記のようにフォーカシング、トラッキン
グを行なった状態での光検出器８の各光検出セル８ａ、
〜８ｄの出力の和信号、つまり加算器３０ｃの出力信号
と加算器３０ｄの出力信号とが供給される加算器３０ｅ
の出力信号は、トラック上に形成されたピット（記憶情
報）からの反射率の変化が反映されている。この信号
は、記録信号再生回路１９に供給され、この記録信号再
生回路１９においてプリフォーマットデータとしてのア
ドレス情報（トラック番号、セクタ番号等）等や記憶情
報が再生される。

【００３６】また、トラッキング制御回路１６で対物レ
ンズ６が移動されている際、リニアモータ制御回路１７
は、対物レンズ６が光学ヘッド３内の中心位置近傍に位
置するようにリニアモータ３１つまり光学ヘッド３を移
動するようになっている。

【００３７】また、この光ディスク装置にはそれぞれフ
ォーカシング制御回路１５、トラッキング制御回路１
６、リニアモータ制御回路１７とＣＰＵ２３との間で情
報の授受を行うために用いられるＤ／Ａ変換器２２が設
けられている。さらに、再生データや記録データの一時
保管、あるいは所定の動作を行うプログラムを記憶する
ためのメモリ２４も設けられている。

【００３８】レーザ制御回路１４、フォーカシング制御
回路１５、トラッキング制御回路１６、リニアモータ制
御回路１７、モータ制御回路１８、記録信号再生回路１
９等は、バスライン２０を介してＣＰＵ２３によって制
御されるようになっている。

【００３９】また、記録信号再生回路１９は、内部に光
ディスク１から読出された信号を再生する基準クロック
としてのデータクロックを生成するＰＬＬ回路５０を有
している。

【００４０】図２は、第１実施例に係るＰＬＬ回路５０
の回路構成例を示すものである。すなわち、ＰＬＬ回路
５０は、データ入力（ＤＡＴＡＩＮ）端子５１、Ｆエッ
ジ検出回路（ＦＤＤ）５２、セレクタ（ＳＬＡ）５３、
ロックイン位相比較器（ＦＰＣ）５４、セレクタ（ＳＬ
Ｂ）５５、チャージポンプ（ＦＣＰ）５６、ＶＣＯ（Ｆ
ＶＯ）５７、ＰＬＬコントローラ６０、Ｒエッジ検出回
路（ＲＤＤ）６２、セレクタ（ＳＬＣ）６３、ロックイ
ン位相比較器（ＲＰＣ）６４、チャージポンプ（ＲＣ
Ｐ）６６、電圧可変遅延ブロック（ＤＬＢ）６７、合成
打ち抜きブロック６８、電圧可変遅延ブロック（ＤＬ
Ａ）６９、データ無し検知回路（ＮＤＤ）７０、ＤＶＡ
７１、ＤＶＢ７２、プルイン位相比較器（ＰＰＣ）７
３、ＤＶＣ（１／８）７４、プルイン周波数比較器（Ｐ
ＦＣ）７５、周波数誤差検知回路（ＦＥＤ）７６、積分
回路７７，７８，７９、ＶＣＯ（ＭＶＯ）８０、８ビッ
ト（ｂｉｔ）カウンタ（ＤＶＣ）８１、８ビット（ｂｉ
ｔ）カウンタ（ＤＶＤ）８２、プルイン位相比較器（Ｍ
ＰＣ）８３、チャージポンプ（ＭＣＰ）８６、データ
（ＲＤＡＴＡ）出力端子９０、クロック（ＲＤＣＬＫ）
出力端子９１、及びマスタクロック（ＭＣＬＫ）出力端
子９２とから構成されている。なお、本発明と関係のな
い端子には符号を付けずに説明を省略する。

【００４１】次に、このような構成において第１実施例
におけるＰＬＬ回路５０の動作を図３の信号波形を用い
て説明する。図３の（ａ）は、点線で示す理想的なスラ
イスレベルに対して、不適切なスライスレベルを実線で
示している。図３の（ｂ）は理想的な２値化済みの入力
データ（ＤＡＴＡＩＮ）を示している。そして、図３の
（ｃ）は、図３の（ａ）において実線で示した不適切な
スライスレベルで２値化した入力データを示し、以下、
この２値化済みＰＷＭ信号が入力されたものとする。

【００４２】まず、データ入力端子５１に入力された図
３の（ｃ）に示す２値化済みＰＷＭ信号の立ち下がりエ
ッジ（Ｆエッジ）をＦエッジ検出回路５２にて検出す
る。Ｆエッジ検出回路５２からの出力信号（ＦＤＤｏｕ
ｔ）を図３の（ｄ）に示す。このパルス列を用い、ロッ
クイン位相比較器５４、チャージポンブ５６、ＶＣＯ
（ＦＶＯ）５７からなるデータＰＬＬ回路（生成手段）
にてデータクロック（ＤＣＬＫ）を生成する。

【００４３】一方、先のＰＷＭ信号の立ち上がりエッジ
（Ｒエッジ）をＲエッジ検出回路６２にて検知し、この
パルス列をロックイン位相比較器（ＲＰＣ）６４にて先
の（立ち下がりエッジパルス列と同期した）データクロ
ックと位相比較し、チャージポンブ６６を通して電圧可
変遅延ブロック（ＤＬＢ）６７にフィードバックする。

【００４４】一般に、図３の（ｂ）に示すように立ち上
がりエッジパルス列と立ち下がりエッジパルス列は位相
関係がずれているが、この遅延制御フィードバックルー
プによりデータクロックの位相を立ち上がりエッジパル
ス列（Ｒエッジ検出回路６２の出力パルス列）にロック
でき、ＲＤクロック（ＲＤＣＬＫ）としてクロック出力
端子９１に出力される。

【００４５】電圧可変遅延ブロック６７と遅延特性にお
いてペア性が確保された電圧可変遅延ブロック６９に先
の立ち下がりエッジパルス列（Ｆエッジ検出回路５２の
出力パルス列）を通すことで、立ち下がり立ち上がりエ
ッジパルス列の位相関係がＲＤクロック（ＲＤＣＬＫ）
基準で同期する。合成打ち抜きブロック６８にてこの同
期処理を行い、データ（ＲＤＡＴＡ）としてデータ出力
端子９０に出力される。

【００４６】上記ＰＬＬ動作の補助回路として、引き込
みの第１段階として起動するプルイン周波数比較回路
（ＤＶＣ７４，プルイン周波数比較器７５）と、入力信
号（ＤＡＴＡＩＮ）が無くなった場合に立ち下がりエッ
ジパルス列の異常を検知するデータ無し検知回路７０
と、基準となるマスタクロック（ＭＣＬＫ）とデータク
ロック（ＤＣＬＫ）の誤差を検知する周波数誤差検知回
路７６と、周波数誤差検知時にマスタクロック（ＭＣＬ
Ｋ）に引き込みを行うプルイン位相比較回路（ＤＶＡ７
１，ＤＶＢ７２，プルイン位相比較器７３）とがある。

【００４７】上記一連のＰＬＬ引き込み動作は、ＰＬＬ
コントローラ６０によりシーケンシャルに行われる。次
に、第２実施例について説明する。

【００４８】図４は、第２実施例におけるＰＬＬ回路１
５０の回路構成例を示すものである。すなわち、ＰＬＬ
回路１５０は、データ入力端子１２１、Ｆエッジ検出回
路１２２、位相比較器１２３，１３０、チャージポンプ
１２４，１３１、ＶＣＯ１２５、固定遅延回路１２６，
１２７、Ｒエッジ検出回路１２８、可変遅延回路１２
９、ＯＲ回路１３２、打ち抜き遅延回路１３３、クロッ
ク出力端子１３４、及びデータ出力端子１３５とから構
成されている。

【００４９】第２実施例のＰＬＬ回路１５０は、可変遅
延ブロックを１つで構成する例を示すものである。すな
わち、データ入力端子１２１に入力された２値化済みＰ
ＷＭ信号の立ち下がりエッジ（Ｆエッジ）をＦエッジ検
出回路１２２にて検出する。検出したＦエッジ信号によ
り位相比較器１２３、チャージポンプ１２４、ＶＣＯ１
２５からなるＰＬＬ回路を動作させる。このＰＬＬ回路
出力を固定遅延回路１２６を通して一定時間遅延させ
る。また、同時にＦエッジ検出回路１２２からのＦエッ
ジ信号も同量固定遅延回路１２７で遅延させる。

【００５０】一方、２値化済みＰＷＭ信号の立ち上がり
エッジ（Ｒエッジ）はＲエッジ検出回路１２８にて検出
し、可変遅延手段としての可変遅延ブロック（可変遅延
回路１２９、位相比較器１３０、チャージポンプ１３
１）からなるフィードバック系により遅延後のクロック
（固定遅延回路１２６の出力）に位相をロックする。

【００５１】この時点でＦエッジ検出回路１２２からの
出力信号の遅延後パルス（固定遅延回路１２７の出力）
とＲエッジ検出出力は同一のクロック（固定遅延回路１
２６の出力）に同期することになり、ＯＲ回路１３２で
合成された後、打ち抜き回路１３３にてクロックで打ち
抜かれ、クロックとデータとして各々クロック出力端子
１３４、データ出力端子１３５より出力される。

【００５２】この第２実施例の特徴は、第１実施例にく
らべて比較的安定性が悪い可変遅延ブロックを１つに滅
らすことで安定性を向上させている点にある。またクロ
ック出力は、可変遅延ブロックを通過しないためジッタ
が少ないことである。

【００５３】次に、第３実施例について説明する。図５
は、第３実施例におけるＰＬＬ回路２５０の回路構成例
を示すものである。すなわち、ＰＬＬ回路２５０は、デ
ータ入力端子１４１、Ｆエッジ検出回路１４２、Ｒエッ
ジ検出回路１４３、ＯＲ回路１４４、固定遅延回路１４
５、位相比較器１４６、チャージポンプ１４７、ＶＣＯ
１４８、クロック出力端子１４９、可変遅延回路１５
１、位相比較器１５２、チャージポンプ１５３、可変遅
延回路１５４、位相比較器１５５、チャージポンプ１５
６、ＯＲ回路１５７、打ち抜き回路１５８、及びデータ
出力端子１５９とから構成されている。

【００５４】第３実施例のＰＬＬ回路２５０は、クロッ
ク生成ＰＬＬをＲエッジ、Ｆエッジ両方から作成する構
成例である。すなわち、データ入力端子１４１に入力さ
れた２値化済みＰＷＭ信号の立ち下がりエッジ（Ｆエッ
ジ）をＦエッジ検出回路１４２にて検出し、データ入力
端子１２１に入力された２値化済みＰＷＭ信号の立ち上
がりエッジ（Ｒエッジ）をＲエッジ検出回路１４３にて
検出し、これらの出力信号がＯＲ回路１４４に入力され
る。そして、ＯＲ回路１４４、固定遅延回路１４５、位
相比較器１４６、チャージポンプ１４７、ＶＣＯ１４８
で構成されるブロックからなるＰＬＬループにてクロッ
クを得るようにしている。このクロックに同期させるべ
く可変遅延ルーブ（可変遅延回路１５１と位相比較器１
５２とチャージポンプ１５３、または可変遅延回路１５
４と位相比較器１５５とチャージポンプ１５６）が動作
する。

【００５５】可変遅延回路１５１、１５２からの各出力
信号がＯＲ回路１５７で合成された後、打ち抜き回路１
５８にてクロックで打ち抜かれ、データとしてデータ出
力端子１５９より出力される。

【００５６】第３実施例の特徴は、クロック生成をＲエ
ッジ、Ｆエッジ両方から行うことから上記第１、第２実
施例に比べ比較パルスが倍になり、万一入力信号が乱れ
ＰＬＬが誤動作しても復帰が比較的安定かつ高速に行え
る点にある。また、可変遅延ブロックがＲエッジ系とＦ
エッジ系で相補的に動作する（クロックはＲエッジとＦ
エッジの位相ずれの中間にあり、遅延による位相修正は
常に逆方向でほぼ同量となる）ため、各遅延ブロックの
遅延可変範囲を第１、第２実施例に比べ半分にすること
ができ、安定性を向上できる。

【００５７】次に、第４実施例について説明する。図６
は、第４実施例におけるＰＬＬ回路３５０の回路構成例
を示すものである。すなわち、ＰＬＬ回路３５０は、デ
ータ入力端子１６１、Ｆエッジ検出回路１６２、Ｒエッ
ジ検出回路１６３、固定遅延回路１６４、スイッチ１６
５，１６７，１７０、位相比較器１６６、チャージポン
プ１６８，１７１、ＶＣＯ１６９、可変遅延回路１７
２，１７３、ＯＲ回路１７４、打ち抜き回路１７５、デ
ータ出力端子１７７、及びクロック出力端子１７８とか
ら構成されている。

【００５８】第４実施例のＰＬＬ回路３５０は、位相比
較器を１つにした構成例である。スイッチ１６５，１６
７，１７０をＡ側にするとＦエッジ検出回路１６２で検
出されたＦエッジに基づくＰＬＬ回路を構成してクロッ
クを発生する。スイッチ１６５，１６７，１７０をＢ側
にするとＲエッジ検出回路１６３で検出されたＲエッジ
とクロックの位相差を補正する遅延ループを構成する。
全スイッチ（１６５，１６７，１７０）はフリップフロ
ップ１７６の出力で切り替わり、フリップフロップ１７
６はＲエッジの出力信号、Ｆエッジの出力信号が入力さ
れるたびにモードが変わる。

【００５９】すなわち、データ入力端子１６１に入力さ
れた２値化済みＰＷＭ信号の立ち下がりエッジ（Ｆエッ
ジ）をＦエッジ検出回路１６２にて検出し、データ入力
端子１２１に入力された２値化済みＰＷＭ信号の立ち上
がりエッジ（Ｒエッジ）をＲエッジ検出回路１４３にて
検出する。

【００６０】立ち下がりエッジが入力された場合、Ｆエ
ッジ検出回路１６２からのＦエッジ信号がフリップフロ
ップ１７６のＲ端子に入力され、フリップフロップ１７
６によりスイッチ１６５，１６７，１７０がＡ側に切り
替わる。Ｆエッジ検出回路１６２からのＦエッジ信号
は、固定遅延回路１６４で一定時間遅延された後、スイ
ッチ１６５を介した位相比較器１６６、スイッチ１６７
を介したチャージポンプ１６８、ＶＣＯ１６９からなる
ＰＬＬ回路を動作させる。

【００６１】続いて立ち上がりエッジが入力された場
合、Ｒエッジ検出回路１６３からのＲエッジ信号がフリ
ップフロップ１７６のＳ端子に入力され、フリップフロ
ップ１７６によりスイッチ１６５，１６７，１７０がＢ
側に切り替わる。Ｒエッジ検出回路１６３からのＲエッ
ジ信号は、スイッチ１６５を介した位相比較器１６６、
スイッチ１６７を介したチャージポンプ１７１、可変遅
延回路１７２，１７３からなるフィードバック系を動作
させる。

【００６２】これで、Ｆエッジ検出回路１６２からのＦ
エッジ信号の遅延後パルス（可変遅延回路１７３の出
力）とＲエッジ検出回路１６３からのＲエッジ信号は同
一のクロック（可変遅延回路１７２の出力）に同期する
ことになり、ＯＲ回路１７４で合成された後、打ち抜き
回路１７５にてクロックで打ち抜かれ、クロックとデー
タとして各々クロック出力端子１７８、データ出力端子
１７７より出力される。

【００６３】第４実施例における構成では、比較的高速
な回路である位相比較器が１つになるため回路規模を小
さくすることに加え、消費電力およびノイズの低減を図
ることができる。

【００６４】なお、上記第３実施例を除く各実施例にお
いてＦエッジを基準に動作する構成を示したが、実際に
はＦエッジ、Ｒエッジのジッタを測定し、より安定な方
を基準クロック生成用とする構成をとることも可能であ
る。

【００６５】以上説明したように上記発明の実施の形態
によれば、パルス幅変調信号の２値化スライスレベルが
不適切な状況においても正しく、立ち上がり、立ち下が
りエッジに同期した再生クロックを得ることができ、な
おかつ、立ち上がり、立ち下がりエッジ信号を一本の信
号線に統合することができる。

【００６６】また、回路規模では最も電力を要してノイ
ズ発生も激しいＶＣＯ回路が１回路で済むため、従来の
２個のＰＬＬを用いる方式に比べて安価であり、実装技
術的にも望ましい構成とすることができる。

【００６７】

【発明の効果】以上詳述したようにこの発明によれば、
パルス幅変調信号の２値化スライスレベルが不適切な場
合でも正確に立ち上がり、立ち下がりエッジに同期した
再生クロックを得てデータの正読率の向上とコストアッ
プの抑制を図ることのできる光ディスク装置を提供する
ことができる。

【図面の簡単な説明】

【図１】この発明に係る光ディスク装置の概略構成を示
す図。

【図２】第１実施例に係るＰＬＬ回路の回路構成例を示
すブロックず。

【図３】第１実施例におけるＰＬＬ回路による信号波形
を示す図。

【図４】第２実施例におけるＰＬＬ回路の回路構成例を
示す図。

【図５】第３実施例におけるＰＬＬ回路の回路構成例を
示す図。

【図６】第４実施例におけるＰＬＬ回路の回路構成例を
示す図。

【符号の説明】

１…光ディスク １９…記録信号再生回路 ２３…ＣＰＵ ５０、１５０、２５０、３５０…ＰＬＬ回路 ５２…Ｆエッジ検出回路（検出手段） ５４、６４…ロックイン位相比較器 ５６、６６…チャージポンプ ５７…ＶＣＯ ６０…ＰＬＬコントローラ ６２…Ｒエッジ検出回路（検出手段） ６７、６９…電圧可変遅延ブロック（遅延手段） ６８…合成打ち抜きブロック（同期手段） ７１…ＤＶＡ ７２…ＤＶＢ １３２、１５７、１７４…ＯＲ回路（合成手段） １３３、１５８、１７５…打ち抜き回路（同期手段）

Claims (9)

【特許請求の範囲】
1. 【請求項１】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジと立ち上がりエッジを検出する検出手段と、 この検出手段で検出された立ち下がりエッジ、または立
   ち上がりエッジのみから再生クロックを生成する生成手
   段と、 この生成手段から生成した再生クロックに対して上記検
   出手段で検出された立ち下がりエッジのパルス列と立ち
   上がりエッジのパルス列との同期をとる同期手段と、 を具備したことを特徴とする光ディスク装置。
2. 【請求項２】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジと立ち上がりエッジを検出する検出手段と、 この検出手段で検出された立ち下がりエッジと立ち上が
   りエッジとから再生クロックを生成する生成手段と、 この生成手段から生成した再生クロックに対して上記検
   出手段で検出された立ち下がりエッジのパルス列と立ち
   上がりエッジのパルス列との同期をとる同期手段と、 を具備したことを特徴とする光ディスク装置。
3. 【請求項３】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で検出された立ち下がりエッジのパ
   ルス列を用いてクロックを生成する生成手段と、 上記２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で検出された立ち上がりエッジのパ
   ルス列に上記生成手段で生成されたクロックを同期させ
   る遅延制御を行う制御手段と、 この制御手段で制御される遅延特性で上記第１の検出手
   段で検出された立ち下がりエッジのパルス列を遅延する
   遅延手段と、 この遅延手段で遅延された立ち下がりエッジのパルス列
   と上記第２の検出手段で検出された立ち上がりエッジの
   パルス列とを合成して上記制御手段で遅延制御されたク
   ロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
4. 【請求項４】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で検出された立ち下がりエッジのパ
   ルス列を用いてクロックを生成する生成手段と、 この生成手段で生成されたクロックを所定時間遅延する
   第１の遅延手段と、 上記第１の検出手段で検出された立ち下がりエッジのパ
   ルス列を上記第１の遅延手段と同じ所定時間遅延する第
   ２の遅延手段と、 上記２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で検出された立ち上がりエッジのパ
   ルス列を上記第１の遅延手段で遅延されたクロックに同
   期させる遅延を行う可変遅延手段と、 この可変遅延手段で遅延された立ち上がりエッジのパル
   ス列と上記第２の遅延手段で遅延された立ち下がりエッ
   ジのパルス列とを合成する合成手段と、 この合成手段で合成されたデータを上記第１の遅延手段
   から出力されたクロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
5. 【請求項５】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第１の検出手段と、 上記２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第２の検出手段と、 上記第１の検出手段で検出された立ち下がりエッジのパ
   ルス列と上記第２の検出手段で検出された立ち上がりエ
   ッジのパルス列とからクロックを生成する生成手段と、 上記第１の検出手段で検出された立ち下がりエッジのパ
   ルス列を上記生成手段で生成されたクロックに同期させ
   る遅延を行う第１の可変遅延手段と、 上記第２の検出手段で検出された立ち上がりエッジのパ
   ルス列を上記生成手段で生成されたクロックに同期させ
   る遅延を行う第２の可変遅延手段と、 この第２の可変遅延手段で遅延された立ち上がりエッジ
   のパルス列と上記第１の可変遅延手段で遅延された立ち
   下がりエッジのパルス列とを合成する合成手段と、 この合成手段で合成されたデータを上記生成手段で生成
   されたクロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
6. 【請求項６】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で立ち下がりエッジを検出した際、
   この立ち下がりエッジ検出信号に応じてクロックを生成
   する生成手段と、 上記２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で立ち上がりエッジを検出した際、
   この立ち上がりエッジ検出信号に上記生成手段で生成さ
   れたクロックを同期させる遅延を行う第１の可変遅延手
   段と、 この第１の可変遅延手段の遅延特性で上記第１の検出手
   段で検出された立ち下がりエッジ検出信号を遅延させる
   第２の可変遅延手段と、 この第２の可変遅延手段で遅延された立ち下がりエッジ
   検出信号と上記第２の検出手段で検出された立ち上がり
   エッジ検出信号とを合成する合成手段と、 この合成手段で合成されたデータを上記第１の可変遅延
   手段で遅延されたクロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
7. 【請求項７】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で検出された立ち上がりエッジのパ
   ルス列を用いてクロックを生成する生成手段と、 上記２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で検出された立ち下がりエッジのパ
   ルス列に上記生成手段で生成されたクロックを同期させ
   る遅延制御を行う制御手段と、 この制御手段で制御される遅延特性で上記第１の検出手
   段で検出された立ち上がりエッジのパルス列を遅延する
   遅延手段と、 この遅延手段で遅延された立ち上がりエッジのパルス列
   と上記第２の検出手段で検出された立ち下がりエッジの
   パルス列とを合成して上記制御手段で遅延制御されたク
   ロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
8. 【請求項８】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で検出された立ち上がりエッジのパ
   ルス列を用いてクロックを生成する生成手段と、 この生成手段で生成されたクロックを所定時間遅延する
   第１の遅延手段と、 上記第１の検出手段で検出された立ち上がりエッジのパ
   ルス列を上記第１の遅延手段と同じ所定時間遅延する第
   ２の遅延手段と、 上記２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で検出された立ち下がりエッジのパ
   ルス列を上記第１の遅延手段で遅延されたクロックに同
   期させる遅延を行う可変遅延手段と、 この可変遅延手段で遅延された立ち下がりエッジのパル
   ス列と上記第２の遅延手段で遅延された立ち上がりエッ
   ジのパルス列とを合成する合成手段と、 この合成手段で合成されたデータを上記第１の遅延手段
   から出力されたクロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。
9. 【請求項９】 光ディスクから読取った再生波形を２値
   化する２値化手段と、 この２値化手段で２値化されたデータの立ち上がりエッ
   ジを検出する第１の検出手段と、 この第１の検出手段で立ち上がりエッジを検出した際、
   この立ち上がりエッジ検出信号に応じてクロックを生成
   する生成手段と、 上記２値化手段で２値化されたデータの立ち下がりエッ
   ジを検出する第２の検出手段と、 この第２の検出手段で立ち下がりエッジを検出した際、
   この立ち下がりエッジ検出信号に上記生成手段で生成さ
   れたクロックを同期させる遅延を行う第１の可変遅延手
   段と、 この第１の可変遅延手段の遅延特性で上記第１の検出手
   段で検出された立ち上がりエッジ検出信号を遅延させる
   第２の可変遅延手段と、 この第２の可変遅延手段で遅延された立ち上がりエッジ
   検出信号と上記第２の検出手段で検出された立ち下がり
   エッジ検出信号とを合成する合成手段と、 この合成手段で合成されたデータを上記第１の可変遅延
   手段で遅延されたクロックに同期させる同期手段と、 を具備したことを特徴とする光ディスク装置。