JP2007184029A - データ再生制御ｉｃ - Google Patents

Abstract

【課題】如何なるパーシャルレスポンス特性にも適用でき、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供する。
【解決手段】波形等価回路１０５の入力信号、及び出力信号のパーシャルレスポンス特性から得られるサンプル点に応じた位相誤差検出回路（１０７，１０８）を独立して具備し、それぞれの位相誤差検出回路（１０７，１０８）により検出される位相誤差のレベルに応じてクロック位相同期を判定し、ループフィルタ１１２へ出力する位相誤差信号を切り替えることで、ＰＬＬのループを構成している。
【選択図】図１

Description

本発明は、光ディスクなどの記録媒体から読み出されるデータ信号により同期してクロック信号を生成するＰＬＬ（Phase Locked Loop）回路を有する光ディスク駆動装置などのデータ再生装置の技術に関する。

従来技術として、生成したクロック信号に同期して記録媒体より読み出されたアナログデータ信号をデジタルデータ信号に変換（Ａ/Ｄ変換）し、このデジタルデータ信号に基づいてクロック信号を生成するＰＬＬ回路において、アナログデータ信号と生成されたクロック信号とが同期されているか否かにより、位相誤差検出回路への入力を切り替えている。

上記のような従来技術について、例えば特開２００５−２２２６４９号公報（特許文献１）に記載されている。
特開２００５−２２２６４９号公報

前記特許文献１で示される従来技術は、共有の位相誤差検出回路の入力段を切り替えることで実現しているため、波形等価回路への入力と出力におけるサンプル点が同一の場合を前提として考えられている。そのため、パーシャルレスポンス特性としてのPR（a，b，b，a）のような特性の波形等価回路により入力信号と出力信号のサンプル点が変化する場合には適用が困難となる。さらに、ＰＬＬ回路においてＡ/Ｄ変換された信号によりパーシャルレスポンス特性を用いた最尤復号による演算で復号する場合、別の波形等価回路を有する必要が生じるため、回路規模が増大し、演算遅延が増大してしまう。

本発明は以上のような問題に鑑みてなされたものであり、その目的は、如何なるパーシャルレスポンス特性の波形等価回路を用いても構成（適用）可能となり、クロックの位相同期までにかかる時間の短縮及び安定化を実現して、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、光ディスクなどの記録媒体から読み出されるデータ信号により同期してクロック信号を生成するＰＬＬ回路を有する光ディスク駆動装置などのデータ再生装置の技術であって、以下に示す技術的手段を備えることを特徴とする。本データ再生装置に備える回路（データ再生制御回路）は、ＰＬＬ回路を含む回路であり、ＩＣ（半導体集積回路装置）として実装される。

本回路は、波形等価回路の入力信号、及び出力信号のパーシャルレスポンス特性から得られるサンプル点に応じた位相誤差検出回路を独立して具備し、それぞれの位相誤差検出回路により検出される位相誤差のレベルに応じてクロック位相同期を判定し、ループフィルタへ出力する位相誤差信号を切り替えることで、ＰＬＬのループを構成する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、データ再生装置の技術において、如何なるパーシャルレスポンス特性の波形等価回路を用いても構成可能で、クロックの位相同期までにかかる時間の短縮及び安定化を実現して、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１〜図５は、本発明の実施の形態を説明するためのものである。

（実施の形態１）
図１は、本発明の実施の形態１であるデータ再生装置の構成を示す。本データ再生装置は、記録媒体であるディスク１０１、ピックアップ１０２、スピンドルモータ１０３、Ａ/Ｄ変換器（ＡＤＣ）１０４、波形等価回路１０５、最尤復号回路１０６、第１位相誤差検出回路１０７、第２位相誤差検出回路１０８、第１位相誤差判定回路１０９、第２位相誤差判定回路１１０、選択回路１１１、ループフィルタ１１２、Ｄ/Ａ変換器（ＤＡＣ）１１３、電圧制御発振器（ＶＣＯ）１１４を有する。

本データ再生制御回路のＩＣは、上記ディスク１０１、ピックアップ１０２、スピンドルモータ１０３等によるデータ読み出し部を除いた部分に相当する。本ＩＣは、ＰＬＬ回路を含んでおり、復号データ（ＤＡＴＡ）、再生クロック（ＣＬＫ）等を出力する。特徴としては、波形等価回路１０５の前後段に応じた、２系統の位相誤差検出回路（１０７，１０８）及び位相誤差判定回路（１０９，１１０）を有する。

ＡＤＣ１０４、位相誤差検出回路（１０７，１０８）、位相誤差判定回路（１０９，１１０）、選択回路１１１、ループフィルタ１１２、ＤＡＣ１１３、ＶＣＯ１１４によるループ部分が、ＰＬＬ回路に相当している。

ピックアップ１０２を介してディスク１０１より読み出されたアナログ信号が本回路に入力される。入力されたアナログ信号は、まずＡＤＣ１０４にてデジタル信号に変換される。変換されたデジタル信号は、波形等価回路１０５、最尤復号回路１０６を介して等価及び復号されて、復号データ（ＤＡＴＡ）として、図示しない信号処理回路へ出力される。

一方、ＡＤＣ１０４から出力される信号は、第１位相誤差検出回路１０７において、また波形等価回路１０５から出力される信号は、第２位相誤差検出回路１０８において、それぞれ入力信号の特性（後述する図２のようなサンプル点の違いの特性）に適した方式により位相誤差検出が行われる。そして、選択回路１１１により位相誤差信号が切り替え（選択）されてループフィルタ１１２へ出力される。

第１位相誤差検出回路１０７及び第２位相誤差検出回路１０８は、それぞれ波形等価回路１０５の前後（入出力）データにより位相誤差を検出し位相誤差信号を出力する。即ち、第１位相誤差検出回路１０７は、ＡＤＣ１０４でのＡ/Ｄ変換後（換言すれば波形等価前）のデータにより、第２位相誤差検出回路１０８は、波形等価回路１０５での波形等価後のデータにより、位相誤差の検出を行う。

第１位相誤差判定回路１０９は、第１位相誤差検出回路１０７による位相誤差信号による位相誤差のレベルにより、位相ロック（換言すればクロック同期状態）を判定する。同様に第２位相誤差判定回路１１０は、第２位相誤差検出回路１０８による位相誤差信号による位相誤差のレベルにより、位相ロックを判定する。第１位相誤差判定回路１０９及び第２位相誤差判定回路１１０は、選択回路１１１へ、判定結果の信号（位相ロック信号）を出力する。

選択回路１１１は、前記位相誤差信号の入力と、前記判定結果の信号の入力とに基づき、ループフィルタ１１２への出力信号を切り替える。選択回路１１１では、第１位相誤差判定回路１０９及び第２位相誤差判定回路１１０からの信号に基づき、自動的に上記信号の選択がなされる。

ループフィルタ１１２は、換言すればクロック生成部であり、ＶＣＯ１１４の特性を決めている。ＤＡＣ１１３は、ループフィルタ１１２からの入力デジタルデータをＤ/Ａ変換する。ＶＣＯ１１４は、ＤＡＣ１１３からの入力アナログデータにより再生クロック（ＣＬＫ）を生成して図示しない信号処理回路に出力すると共に、ＡＤＣ１０４へ出力する。

ＤＡＣ１１３を介してＶＣＯ１１４に負帰還をかけることで再生クロック（ＣＬＫ）を生成し、この再生クロック（ＣＬＫ）によりＡＤＣ１０４のサンプル位相を制御する。再生クロック（ＣＬＫ）と復号データ（ＤＡＴＡ）は、図示しない信号処理回路において、復調、誤り訂正処理などの処理が行われ、再生データが生成される。

図２は、例えば公知のPR（a，b，b，a）の特性を持つ波形等価回路の入出力信号のレベルを示す。実施の形態１の波形等価回路１０５は、図２のような特性を持つものを適用している。ＡＤＣ１０４により出力されるデジタル信号は、図２中の（ｎ±ｉ）の位置の白丸（○）により示されるサンプル点であり、理想等価振幅値列［−Ｖ５，−Ｖ４，−Ｖ３，−Ｖ２，−Ｖ１，＋Ｖ１，＋Ｖ２，＋Ｖ３、＋Ｖ４，＋Ｖ５］で表される。また、PR（a，b，b，a）のPR特性に等価されたデジタル信号は、図２中の黒丸（●）により示されるサンプル点であり、理想等価振幅値列［−Ｖ３’，−Ｖ２’，−Ｖ１’，０，＋Ｖ１’，＋Ｖ２’，＋Ｖ３’］のようにＴ／２（Ｔはビット周期）ずれたものとして出力される。そこで、図１における第１位相誤差検出回路１０７では、振幅値「０」を持たない偶数レベル値、また第２位相誤差検出回路１０８は、振幅値「０」を持つ奇数レベル値により求まる理想サンプル点からのずれとして、位相誤差を検出する。

それぞれの位相誤差検出回路（１０７，１０８）により得られた位相誤差信号は、位相誤差判定回路（１０９，１１０）に入力される。本実施の形態では、理想サンプル点からのずれ量を位相誤差としているため、ずれ量が０に近づけば近づくほど、入力されたアナログデータに対して生成されるクロックが同期しているものと考えられる。判定方法の一例としては、位相誤差の値が、ある一定の閾値レベル以下に到達した際に、位相ロックと判定することとする。これにより、第１位相誤差判定回路１０９では第１位相誤差検出回路１０７による第１位相ロック信号を、また第２位相誤差判定回路１１０では第２位相誤差検出回路１０８による第２位相ロック信号を、生成することができる。

次に、選択回路１１１で、上記それぞれの位相ロック信号を用いて、位相誤差検出回路（１０７，１０８）の出力信号（位相誤差信号）の選択を行う。

図３は、実施の形態１における位相ロック信号内容及び制御方法として、選択回路１１１における信号の切り替えのシーケンス（状態遷移）の概略を示す。本回路で、ディスク１０１より読み出されたアナログデータの入力によりクロックの位相調整を開始し、第１位相誤差判定回路１０９で位相ロックしていない状態（＝アンロック状態）、つまりシステムとして全く位相ロックしていない状態では、常に第１位相誤差検出回路１０７による位相誤差をループフィルタ１１２に出力する。第１位相誤差判定回路１０９で位相ロックを検出すると、状態は遷移して、第２位相誤差検出回路１０８による位相誤差をループフィルタ１１２への出力として切り替える。第１位相誤差判定回路１０９で位相ロックする以前、つまり入力アナログ信号と生成クロックが同期する以前は、前記Ａ/Ｄ変換後のデータにより同期させるため、波形等価回路１０５における遅延量を短縮することが可能であり、クロックの位相同期までにかかる時間の短縮を図ることができる。また、上記状態遷移後は、前記波形等価後のデータにより同期することになり、安定した位相調整を図ることができる。トラックジャンプや外乱等により位相外れが発生した場合は、位相誤差が増大することとなり、第２位相誤差判定回路１１０で位相アンロックを検出し、再び第１位相誤差検出回路１０７による位相誤差出力に遷移し、クロック位相の再調整を行う。

以上のように実施の形態１では、サンプル点が異なるデータに適する位相誤差検出回路（１０７，１０８）を独立して具備しており、それぞれの位相誤差検出回路（１０７，１０８）による位相誤差信号から判定された位相ロック信号により位相誤差の出力を切り替えることでＰＬＬを構成している。そのため、PR（a，b，b，a）のような特性の波形等価回路（波形等価回路１０５に対応する）を用いたデータ再生装置にも容易に適用可能であり、クロックの位相同期までにかかる時間の短縮と安定した位相調整が可能である。また、入力アナログデータと再生クロック（ＣＬＫ）との同期を位相誤差のレベルで判定する構成としているため、目的周波数の設定の必要が無く、高速化に対応したデータ再生装置に適用可能となる。

実施の形態１では、入出力信号のサンプル点が異なる波形等価回路１０５に適用して異なる検出方法を持つ位相誤差検出回路（１０７，１０８）を用いて構成したが、入出力信号のサンプル点が同じとなる波形等価回路を用いて同じ検出方法を持つ位相誤差検出回路を２系統用いて構成しても、同様に実現できる。また、実施の形態１では各々の位相誤差判定回路（１０９，１１０）より出力される位相ロック信号に基づき自動的に出力位相誤差値を切り替えているが、外部マイコン等によって各位相誤差判定回路（１０９，１１０）から出力される位相ロック情報に基づきユーザが設定して切り替える構成としても、同様に実現できる。即ち図３のような制御方法を設定する手段を設けた形態にして、選択回路１１１での信号の選択として２系統の回路のうち一方を使用する（強制的なロックやアンロック）等を設定可能としてもよい。

（実施の形態２）
図４は、本発明の実施の形態２であるデータ再生装置である。基本的な思想は実施の形態１と同様であり、特徴として、本ＩＣは、選択回路１１１の後段に１つの位相誤差判定回路２０１を有する。位相誤差判定回路２０１は、選択回路１１１により選択された位相誤差により位相誤差のレベルを判定する。判定結果の信号（位相ロック信号）を選択回路１１１に入力する。その他は、図１と同様である。

本実施の形態２において、位相誤差信号による位相ロックの判定は、第１位相誤差検出回路１０７、第２位相誤差検出回路１０８のそれぞれから出力される位相誤差を選択回路１１１により切り替えた後の位相誤差信号により行う。

ディスク１１１より読み出されたアナログデータの入力により引き込みを開始し、位相誤差判定回路２０１で位相ロックしていない状態（アンロック状態）、つまりシステムとして全く位相ロックしていない状態では、常に第１位相誤差検出回路１０７による位相誤差をループフィルタ１１２に出力する。位相誤差判定回路２０１で位相ロックを検出すると、状態は遷移して、第２位相誤差検出回路１０８による位相誤差をループフィルタ１１２に出力する。同時に位相誤差判定回路２０１への入力も切り替わり、第２位相誤差検出回路１０８による位相誤差信号により位相ロックの判定を開始する。位相誤差判定回路２０１において第１位相誤差検出回路１０７による位相誤差で位相ロックする以前、つまり入力アナログ信号と生成クロックが同期する以前は、前記Ａ/Ｄ変換後のデータにより同期させるため、波形等価回路１０５における遅延量を短縮することができ、クロックの位相同期までにかかる時間の短縮を図ることができる。また、一旦第１位相誤差検出回路１０７の位相ロックによる状態遷移後は、前記波形等価後のデータにより同期することになり、安定した位相調整を図ることができる。トラックジャンプや外乱等により位相外れが発生した場合は、位相誤差が増大することとなり、位相誤差判定回路２０１における第２位相誤差検出回路１０８による位相誤差で位相アンロックを検出し、再び第１位相誤差検出回路１０７による位相誤差出力に遷移し、再調整を行う。

以上のようにこの実施の形態２では、サンプル点が異なるデータに適する位相誤差検出回路（１０７，１０８）を独立して具備し、それぞれの位相誤差検出回路（１０７，１０８）による位相誤差信号から判定された位相ロック信号により位相誤差の出力を切り替えることでＰＬＬを構成している。そのため、PR（a，b，b，a）のような特性の波形等価回路（波形等価回路１０５）を用いたデータ再生装置にも容易に適用可能であり、クロックの位相同期までにかかる時間の短縮と安定した位相調整が可能である。また、入力アナログデータと再生クロック（ＣＬＫ）との同期を位相誤差のレベルで判定する構成としているため、目的周波数の設定の必要がなく、高速化に対応したデータ再生装置に適用可能となる。また、位相誤差判定回路の共有化（位相誤差判定回路２０１）を図ることにより、回路規模の低減を図ることができる。

（実施の形態３）
図５は、本発明の実施の形態３であるデータ再生装置である。基本的な思想は実施の形態１と同様であり、特徴として、本ＩＣは、波形等価回路１０５の後段に補間回路５０１、選択回路１１１の後段に位相誤差検出回路５０２及び位相誤差判定回路５０３を有する。その他は図１と同様である。

波形等価回路１０５の後段に、波形等価後のデータのサンプル点を変換する補間回路５０１を設けており、選択回路１１１への入力信号のサンプル点を、波形等価前のデータのサンプル点とで、同一のものとする。これにより、位相誤差検出回路５０２、位相誤差判定回路５０３として、前述した２系統の共有化を図ることができ、更なる回路規模の低減を図るとともに、クロックの位相同期までにかかる時間の短縮と安定した位相調整が可能である。

以上説明したように、各実施の形態のデータ再生装置では、如何なるPR特性の波形等価回路を波形等価回路１０５として用いても構成可能であり、クロックの位相同期までにかかる時間の短縮及び安定化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前述した形態は、データ再生装置に限らずデータ記録装置にも同様に適用可能である。

本発明は、光ディスク駆動装置など、ＰＬＬ回路を有するデータ再生装置や制御ＩＣなどに有効に利用可能である。

本発明の実施の形態１であるデータ再生装置のブロック構成を示す図である。 本発明の一実施の形態のデータ再生装置における、波形等価回路入出力データを示す波形図である。 本発明の実施の形態１であるデータ再生装置における、位相検出回路切り替えシーケンスの概要を示す図である。 本発明の実施の形態２であるデータ再生装置のブロック構成を示す図である。 本発明の実施の形態３であるデータ再生装置のブロック構成を示す図である。

符号の説明

１０１…ディスク、１０２…ピックアップ、１０３…スピンドルモータ、１０４…Ａ/Ｄ変換器（ＡＤＣ）、１０５…波形等価回路、１０６…最尤復号回路、１０７…第１位相誤差検出回路、１０８…第２位相誤差検出回路、１０９…第１位相誤差判定回路、１１０…第２位相誤差判定回路、１１１…選択回路、１１２…ループフィルタ、１１３…Ｄ/Ａ変換器（ＤＡＣ）、１１４…電圧制御発振器（ＶＣＯ）、２０１…位相誤差判定回路、５０１…補間回路、５０２…位相誤差検出回路、５０３…位相誤差判定回路。

Claims (4)

1. 記録媒体に記録されたデータを読み出す読み出し手段を有するデータ再生装置に備えるデータ再生制御ＩＣであって、
   前記読み出し手段の出力信号を所定のクロックでアナログ／デジタル変換するＡ/Ｄ変換手段と、
   前記Ａ/Ｄ変換手段の出力信号を所望の特性に等価する等価手段と、
   前記Ａ/Ｄ変換手段の出力信号により前記クロックの位相誤差を検出する第１の位相誤差検出手段と、
   前記等価手段の出力信号により前記クロックの位相誤差を検出する第２の位相誤差検出手段と、
   前記第１の位相誤差検出手段の出力信号により前記クロックの位相同期を判定する第１の位相誤差判定手段と、
   前記第２の位相誤差検出手段の出力信号により前記クロックの位相同期を判定する第２の位相誤差判定手段と、
   前記第１の位相誤差検出手段と第２の位相誤差検出手段の出力信号を、前記第１の位相誤差判定手段及び前記第２の位相誤差判定手段のクロック位相同期情報に基づいて選択する選択手段と、
   前記選択手段で選択された出力信号に制御されて前記クロックを生成する手段とを有することを特徴とするデータ再生制御ＩＣ。
2. 請求項１記載のデータ再生制御ＩＣにおいて、
   前記選択手段は、前記第１の位相誤差検出手段からの出力信号によりクロック位相同期している期間のみ、前記第２の位相誤差検出手段の出力信号を選択することを特徴とするデータ再生制御ＩＣ。
3. 記録媒体に記録されたデータを読み出す読み出し手段を有するデータ再生装置に備えるデータ再生制御ＩＣであって、
   前記読み出し手段の出力信号を所定のクロックでアナログ／デジタル変換するＡ/Ｄ変換手段と、
   前記Ａ/Ｄ変換手段の出力信号を所望の特性に等価する等価手段と、
   前記Ａ/Ｄ変換手段の出力信号により前記クロックの位相誤差を検出する第１の位相誤差検出手段と、
   前記等価手段の出力信号により前記クロックの位相誤差を検出する第２の位相誤差検出手段と、
   前記第１の位相誤差検出手段と第２の位相誤差検出手段の出力信号を選択する選択手段と、
   前記選択手段の出力信号により前記クロックの位相同期を判定する位相誤差判定手段と、
   前記選択手段で選択された出力信号に制御されて前記クロックを生成する手段とを有し、
   前記選択手段は、前記位相誤差判定手段のクロック位相同期情報に基づいて前記出力信号を選択することを特徴とするデータ再生制御ＩＣ。
4. 記録媒体に記録されたデータを読み出す読み出し手段を有するデータ再生装置に備えるデータ再生制御ＩＣであって、
   前記読み出し手段の出力信号を所定のクロックでアナログ／デジタル変換するＡＤ変換手段と、
   前記Ａ/Ｄ変換手段の出力信号を所望の特性に等価する等価手段と、
   前記等価手段の出力信号のサンプル点を補間して変換する補間手段と、
   前記Ａ/Ｄ変換手段の出力信号と前記補間手段の出力信号とを選択する選択手段と、
   前記選択手段の出力信号により前記クロックの位相誤差を検出する位相誤差検出手段と、
   前記位相誤差検出手段の出力信号により前記クロックの位相同期を判定する判定手段と、
   前記選択手段で選択された出力信号に制御されてクロックを生成する手段とを有し、
   前記選択手段は、前記位相誤差判定手段のクロック位相同期情報に基づいて前記出力信号を選択することを特徴とするデータ再生制御ＩＣ。

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