JP2001332034A - Ｐｌｌ回路およびこれを用いた記録再生装置 - Google Patents

Ｐｌｌ回路およびこれを用いた記録再生装置

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JP2001332034A JP2000152309A JP2000152309A JP2001332034A JP 2001332034 A JP2001332034 A JP 2001332034A JP 2000152309 A JP2000152309 A JP 2000152309A JP 2000152309 A JP2000152309 A JP 2000152309A JP 2001332034 A JP2001332034 A JP 2001332034A
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法男 小路
Junkichi Sugita
順吉 杉田
Kimimasa Senba
公正 仙波
Toshihiro Kawakubo
俊宏 川久保
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 トラッククロス時のノイズの影響によってＰ
ＬＬの挙動が乱されるため、安定したサーチ動作が得ら
れない。 【解決手段】 ＰＲＭＬ方式を採用したテープ記録再生
装置において、クロックリカバリー回路として機能する
ＰＬＬ回路３０に、高速サーチのトラッククロス時に、
ヘッド出力レベル（信号レベル）が一定レベル以下にな
ったことを検出するレベル判定回路３４を設け、その判
定出力によってループフィルタ３２にホールドをかける
ことによってＰＬＬ動作をホールドするようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ(Phase Loc
ked Loop)回路およびこれを用いた記録再生装置に関
し、特にサーチ時にヘッドがトラックを横切る（クロス
する）動作をなす記録再生装置のクロックリカバリー回
路として用いて好適なＰＬＬ回路およびこれをクロック
リカバリー回路として用いた記録再生装置に関する。
【０００２】
【従来の技術】近年、テープストリーマ、ハードディス
ク装置、光ディスク装置などの記録再生装置では、ＰＲ
ＭＬ(Partial Response Maximum Likelihood)と呼ばれ
る信号処理方式が注目を集めている。このＰＲＭＬ信号
処理方式は、既存の記録再生系を大幅に変更することな
く、信号処理によって記録密度を１．２〜１．５倍に高
めることができる技術である。
【０００３】ここでは、記録再生装置として、ヘリカル
スキャン方式のテープ記録再生装置を例に採って説明す
るものとする。このテープ記録再生装置において、図１
８に示すようにアジマス記録された磁気テープに対して
サーチを行うと、ヘッドの軌跡は記録トラックよりもさ
らに斜めになり、その再生信号波形（エンベロープ）
は、図１９に示すように、ひし形形状の波形が連続して
並んだ所謂ソロバン玉のようになる。
【０００４】例えば１００倍速でサーチする場合を考え
ると、ヘッドはおおよそ１００トラック横切ることにな
る。アジマス記録の場合は、あるヘッドでは隣のトラッ
クの信号を読めないため、２トラックに一回再生信号波
形が最大になる。そして、ピークとピークの間の谷間で
は当然ながらノイズ成分しか出てこない。また、サーチ
時にはメカニカルな補正をかけていても、通常、データ
の読み出し周波数がわずかに（＋／−２％程度）変化す
る。
【０００５】図２０は、通常のＰＲＭＬ信号処理方式で
用いられているクロックリカバリー部の構成を示すブロ
ック図である。このクロックリカバリー部は、位相比較
器１０１、ループフィルタ１０２およびＶＣＯ（電圧制
御発振器）１０３からなるＰＬＬ回路構成となってい
る。位相比較器１０１は、サンプリング回路１１１、演
算回路１１２および仮判定器１１３から構成されてい
る。
【０００６】ところで、３値（１，０，−１）のデータ
検出の場合、図２１に示すように、データの振幅値を位
相誤差情報に変換する。図２１には、クロックが遅れて
いる場合を示している。同図において、○は真のデータ
タイミングを、●は実際のデータタイミングをそれぞれ
示している。
【０００７】位相誤差情報に変換するためには、検出対
象のデータが１，０，−１のいずれであるかを知る必要
がある。このため、位相比較器１０１では、通常、仮判
定器１１３を用いている。そして、この仮判定器１１３
では、データを２つのスレッシュホールドレベルＴＨ，
ＴＬと比較することにより、１，０，−１の仮判定結果
を得るようにしている。
【０００８】図２１の場合を例にとると、タイミングａ
〜ｄで０，１，０，−１と仮判定結果が変わるので、タ
イミングａのデータを反転し、タイミングｃのデータを
そのまま位相誤差情報とすることができる。演算式は、
サンプル値をＳｔ（ｔはクロック＃）、仮判定値をＤ
ｔ、位相出力をＰｔとすると、次のように表わされる。 Ｐｔ＝−Ｓｔ if Ｄｔ＝０ and Ｄｔ＋１＝ １ Ｐｔ＝ Ｓｔ if Ｄｔ＝０ and Ｄｔ＋１＝−１
【０００９】パーシャル・レスポンス(Partial Respons
e)には色々な方式があり、またデータ処理方法としても
図２１に示したように仮判定値が０のときのみ位相誤差
情報を出力する以外にも色々ある。それによって演算回
路１０２での演算方式も異なるが、基本的な考え方は同
じである。仮判定器１０３を使用せずビタビ復号を行っ
た後のデータを用いる場合もあるが、これはループが大
きくなり、ディレイの影響を受けやすい。
【００１０】
【発明が解決しようとする課題】このような状況下でＰ
ＬＬの挙動を解析する。ここでは、仮判定器１０３のサ
ンプリングタイミングとデータのタイミングが別である
と仮定する。このようにタイミングがずれることについ
ては不自然にみえるが、現実的な回路を考えた場合、例
えば、現在の技術でごく普通に見られる１００Ｍｂｉｔ
／ｓｅｃでもビット幅は１０ｎｓｅｃでその１％は１０
０ｐｓである。
【００１１】このオーダーのディレイは、例えばフラッ
シュ型Ａ／Ｄコンバータの各ラッチ間のクロックスキュ
ー(Clock Skew)として現れ得る値である。アナログ的に
処理する場合は、仮判定器用のコンパレータとサンプリ
ング用のコンパレータは別々に用意することが多い。こ
のように、１ビット幅の１，２％のサンプリングタイミ
ングのズレ（ディレイ）が大きくＰＬＬの挙動に影響を
与える。
【００１２】結果をまとめると、 サーチ時の波形をＡＧＣ(Automatic Gain Control)回
路を通してほぼフラットにした場合、トラッククロス時
のノイズの影響によってＰＬＬが乱されるが、その影響
は上記のデータと仮判定器１０３のタイミング誤差に大
きく依存し、許容範囲は＋／−２％程度である。 ＶＣＯ１０３の発振周波数とデータレートに差がある
ときはさらに許容範囲が小さくなり、の場合の半分ぐ
らいになる。また、その周波数が高いときと低いときで
は許容されるディレイの範囲がずれる。
【００１３】以上のように、非常に厳しくデータサンプ
ルと仮判定器１０３のディレイを限りなく０にしないと
安定してサーチができなく、結果として、設計上のマー
ジンがほとんど取れない、という問題点がある。
【００１４】このような問題点が起こるのは、次の理由
による。すなわち、ノイズによってＰＬＬの挙動が乱さ
れたり、また周波数偏差がある場合はその差をなくすよ
うにＰＬＬが動こうとするが、前者に対してはループゲ
インが小さい（自然周波数ωｎが小さい）方が有利とな
り、後者の場合はループゲインが大きい（ωｎが大き
い）方が有利となり、中々両者折り合う点に設定できな
いことが原因である。
【００１５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ノイズによってＰＬ
Ｌの挙動が乱されないようにすることで、サーチ動作の
安定化および設計マージンの拡大化に寄与し得るＰＬＬ
回路およびこれを用いた記録再生装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、位相比較器、ループフィルタおよび電圧制御発振器
を含み、入力信号に基づいてクロックを生成するループ
回路部と、入力信号のレベルが所定レベル以下になった
ことを判定し、その判定結果に基づいてループ回路部の
ＰＬＬ動作をホールドする制御手段とを備えた構成とな
っている。そして、このＰＬＬ回路は、記録再生装置に
おいて、記録媒体から読み取った信号に基づいて、当該
信号をＡ／Ｄ変換するためのＡ／Ｄコンバータのサンプ
リングクロックを生成するクロックリカバリー回路とし
て用いられる。
【００１７】上記構成のＰＬＬ回路およびこれをクロッ
クリカバリー回路として用いた記録再生装置において、
サーチのトラッククロス時に、記録媒体から読み取った
信号のレベルが一定レベル以下になったことが検出され
ると、ＰＬＬ動作にホールドがかかる。これにより、ト
ラッククロス時のノイズ成分によってＰＬＬの挙動が乱
されることがないため、サーチ動作の安定化が図れる。
【００１８】本発明による他のＰＬＬ回路は、位相比較
器、ループフィルタおよび電圧制御発振器を含み、入力
信号に基づいてクロックを生成するループ回路部を有
し、このループ回路部で生成したクロックを、入力信号
をＡ／Ｄ変換するＡ／Ｄコンバータに与えるＰＬＬ回路
であって、生成したクロックを遅延してＡ／Ｄコンバー
タに供給する第１のディレイ手段と、生成したクロック
を遅延して位相比較器に供給する第２のディレイ手段と
を備えた構成となっている。
【００１９】そして、好ましくは、第１のディレイ手段
を通してＡ／Ｄコンバータに供給するクロックと、第２
のディレイ手段を通して位相比較器に供給するクロック
との間に相対的なディレイを持たせるようにする。ま
た、このＰＬＬ回路は、記録再生装置において、記録媒
体から読み取った信号に基づいて、当該信号をＡ／Ｄ変
換するためのＡ／Ｄコンバータのサンプリングクロック
を生成するクロックリカバリー回路として用いられる。
【００２０】上記構成の他のＰＬＬ回路およびこれをク
ロックリカバリー回路として用いた記録再生装置におい
て、Ａ／Ｄコンバータに供給するクロックと位相比較器
に供給するクロックとの間に相対的なディレイを持たせ
ることで、位相比較器として位相が例えば遅れていると
判断するチャンスが非常に多くなるため、ＰＬＬとして
は、位相を積極的に進めようと挙動する。その結果、Ｐ
ＬＬが位相ロック状態に迅速に移行するため、より安定
したサーチ動作を実現できる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用される一般的なＰＲＭＬ方式を採用したデジタル式テ
ープ記録再生装置の構成の一例を示すブロック図であ
る。
【００２２】図１において、記録媒体である磁気テープ
１１の記録情報は、読取手段である磁気ヘッド１２によ
って読み取られる。磁気ヘッド１２からの再生出力は、
プリアンプ１３を経てＡＧＣ回路１４で利得制御が行わ
れ、さらにアナログイコライザ（ＥＱ）１５で周波数補
償が行われた後、ＡＧＣ回路１４にフィードバックされ
るとともに、Ａ／Ｄコンバータ１６およびクロックリカ
バリー回路１７に供給される。
【００２３】クロックリカバリー回路１７では、アナロ
グイコライザ１５を経た再生出力に基づいて当該再生出
力に同期したクロックの生成が行われる。ここで生成さ
れたクロックは、Ａ／Ｄコンバータ１６にサンプリング
クロックとして与えられる。Ａ／Ｄコンバータ１６でデ
ジタル化された再生データは、デジタルイコライザ１８
を経た後ビタビ復号器１９でビタビ復号が行われ、さら
にＥＣＣ(error correcting circuit;誤り訂正回路）な
どを含む復調回路２０で復調が行われる。
【００２４】一方、記録系（書き込み系）においては、
データ（デジタル入力系列）がＥＣＣなどを含む変調回
路２１で変調された後、書き込み補償回路２２および書
き込みアンプ２３を通して磁気ヘッド１２に供給され
る。そして、この磁気ヘッド１２によって磁気テープ１
１に対して書き込みが行われる。
【００２５】上記構成のテープ記録再生装置において、
クロックリカバリー回路１７はＰＬＬ回路構成を採って
いる。そして、本発明では、クロックリカバリー回路１
７として用いられるＰＬＬ回路の具体的な構成を特徴と
している。以下に、その具体的な実施形態について説明
する。
【００２６】［第１実施形態］図２は、本発明の第１実
施形態に係るＰＬＬ回路の構成を示すブロック図であ
る。
【００２７】本実施形態に係るＰＬＬ回路３０は、位相
比較器（ＰＤ）３１、ループフィルタ３２およびＶＣＯ
（電圧制御発振器）３３からなる回路部分（ループ回路
部）を基本回路とし、これに加えてレベル判定回路３４
を有する構成となっている。位相比較器３１としては、
例えば図２０に示した構成のもの、即ちサンプリング回
路、演算回路および仮判定器からなる構成のものが用い
られる。
【００２８】レベル判定回路３４は、全波整流器３５、
ローパスフィルタ（ＬＰＦ）３６、ピーク検波器３６お
よびコンパレータ３７などからなり、プリアンプ１３
（図１を参照）を経たヘッド出力のレベルを検出し、そ
のレベルが適当なスレッシュホールドレベル以下になっ
たときにＰＬＬ動作をホールドする制御手段としての機
能を持つ。
【００２９】全波整流器３５はプリアンプ１３を経たヘ
ッド出力を全波整流する。ローパスフィルタ３６は、全
波整流器３５で全波整流されたヘッド出力の低域成分を
抽出する。ここで、アジマス記録された磁気テープに対
して高速サーチを行った場合を考えると、高速サーチ時
にはヘッド出力の波形がソロバン玉のようになる（図１
９を参照）ことから、ローパスフィルタ３６からは図３
（Ａ）に示すようなノコギリ波が出力される。
【００３０】このノコギリ波のヘッド出力（Ａ）は、ピ
ーク検波器３７およびコンパレータ３８に与えられる。
ピーク検波器３７は、ノコギリ波のヘッド出力（Ａ）を
ピーク検波する。このピーク検波出力は、抵抗Ｒ１１，
Ｒ１２によって適当な抵抗比で分圧される。この分圧レ
ベルは、コンパレータ３８にそのスレッシュホールドレ
ベルＶＴＨとして与えられる。
【００３１】コンパレータ３８は、ノコギリ波のヘッド
出力（Ａ）がスレッシュホールドレベルＶＴＨよりも高
いときに高レベル、ＶＴＨ以下のときに低レベルの比較
結果（Ｂ）を出力する。この低レベルの比較出力（Ｂ）
は、ループフィルタ３２に対してホールドをかけるため
の信号となる。
【００３２】上記構成のレベル判定回路３４によれば、
高速サーチ時にソロバン玉形状のヘッド出力（Ａ）のレ
ベルが一定レベル（スレッシュホールドレベルＶＴＨ）
以下になったときに低レベルの比較出力（Ｂ）が得られ
る。そして、この低レベルの比較出力（Ｂ）がＰＬＬの
ループフィルタ３２に与えられることで、ループフィル
タ３２がホールド状態となる。
【００３３】ループフィルタは、通常、チャージポンプ
回路およびＣ（コンデンサ）Ｒ（抵抗）によって構成さ
れる。かかる構成のループフィルタ３２において、レベ
ル判定回路３４の比較出力（Ｂ）が低レベルの期間、チ
ャージポンプ回路の出力を高インピーダンスにする構成
を採ることで、容易にループフィルタ３２をホールドす
ることができる。これにより、ＶＣＯ３３の制御電圧と
してその直前の制御電圧がホールドされ、結果として、
ＰＬＬ動作をホールドできる。
【００３４】上述したように、ＰＲＭＬ方式を採用した
デジタル式テープ記録再生装置において、第１実施形態
に係るＰＬＬ回路３０では、高速サーチのトラッククロ
ス時に、ヘッド出力レベル（信号レベル）が一定レベル
以下になったことを検出し、ＰＬＬ動作をホールドする
ようにしたことにより、トラッククロス時のノイズによ
ってＰＬＬの挙動が乱されることがないため、位相比較
器３１内の仮判定器とＡ／Ｄコンバータ１６の各クロッ
ク間の相対ディレイに対する許容範囲を格段に向上でき
る。
【００３５】［第２実施形態］図４は、本発明の第２実
施形態に係るＰＬＬ回路の構成を示すブロック図であ
る。
【００３６】本実施形態に係るＰＬＬ回路４０は、位相
比較器４１、ループフィルタ４２およびＶＣＯ４３から
なる回路部分（ループ回路部）を基本回路とし、これに
加えて２つのコンパレータ４４，４５および２つのＤ-
ＦＦ（フリップフロップ）４６，４７を有する構成とな
っている。ここでは、位相比較器４１のデータ入力とし
て、Ａ／Ｄコンバータ１６の出力データが与えられる。
【００３７】２つのコンパレータ４４，４５はそれぞ
れ、固定のスレッシュホールドレベルＴＨ，ＴＬを有
し、これを比較基準レベルとしてアナログイコライザ１
５を経たヘッド出力とのレベル比較を行う。すなわち、
コンパレータ４４，４５は、先述した仮判定器の構成と
なっている。コンパレータ４４，４５の各比較出力は、
ＶＣＯ４３から与えられるクロックに同期して２つのＤ
-ＦＦ４６，４７にそれぞれラッチされる。
【００３８】上記構成のＰＬＬ回路４０において、位相
比較器４１は仮判定器、即ちコンパレータ４４，４５の
出力系列から、例えば０→１等のデータの遷移を検出し
て、そこに位相情報があることを知る。そこで、ヘッド
出力のレベルが下がったときに検出結果が常に０である
ようにすることで、高速サーチ時にヘッド出力が一定レ
ベル以下になったことを検出できる。
【００３９】このためには、例えば、コンパレータ４
４，４５のスレッシュホールドレベルＴＨ，ＴＬを一定
にしておけば良い。このとき、即ちサーチ時は、少なく
ともＡＧＣ回路１４（図１を参照）の時定数を大きく設
定してソロバン玉の波形がそのまま保存されるようにす
る。これにより、コンパレータ４４，４５およびＤ-Ｆ
Ｆ４６，４７からなる仮判定器は、ヘッド出力レベルが
スレッシュホールドレベルＴＨ，ＴＬ以下になったと
き、ＰＬＬ動作をホールドする制御手段として機能す
る。
【００４０】上述したように、ＰＲＭＬ方式を採用した
デジタル式テープ記録再生装置において、第２実施形態
に係るＰＬＬ回路４０では、高速サーチのトラッククロ
ス時に、ヘッド出力の絶対値が上下のスレッシュホール
ドレベルＴＨ，ＴＬよりも下がると、位相比較器４１が
位相情報を出力しなくなり、自動的にＰＬＬ動作にホー
ルドがかかるため、第１実施形態に係るＰＬＬ回路３０
の場合と同様に、トラッククロス時のノイズによってＰ
ＬＬの挙動が乱されることがないため、コンパレータ４
４，４５およびＤ-ＦＦ４６，４７からなる仮判定器と
Ａ／Ｄコンバータ１６の各クロック間の相対ディレイに
対する許容範囲を格段に向上できる。
【００４１】なお、本実施形態においては、位相比較器
４１のデータ入力として、Ａ／Ｄコンバータ１６の出力
データを用いる場合を例に採って説明したが、この方法
に限られるものではなく、アナログ的なサンプルホール
ド等どのような方法でも良いことは言うまでもない。
【００４２】［第３実施形態］図５は、本発明の第３実
施形態に係るＰＬＬ回路の構成を示すブロック図であ
る。
【００４３】本実施形態に係るＰＬＬ回路５０は、位相
比較器５１、ループフィルタ５２およびＶＣＯ５３から
なる回路部分（ループ回路部）を基本回路とし、これに
加えて２つのコンパレータ５４，５５、２つのＤ-ＦＦ
５６，５７および２つのディレイ回路５８，５９を有す
る構成となっている。位相比較器５１のデータ入力とし
て、ここでは、Ａ／Ｄコンバータ１６の出力データを用
いる構成を採るが、第２実施形態の場合と同様に、これ
に限られるものではない。
【００４４】２つのコンパレータ５４，５５はそれぞ
れ、固定のスレッシュホールドレベルＴＨ，ＴＬを有
し、これを比較基準レベルとしてアナログイコライザ１
５を経たヘッド出力とのレベル比較を行う。これらコン
パレータ５４，５５の各比較出力は、ＶＣＯ５３からデ
ィレイ回路５９を通して与えられるクロックに同期して
２つのＤ-ＦＦ５６，５７にそれぞれラッチされる。
【００４５】２つのディレイ回路５８，５９のうち、一
方のディレイ回路５８はＶＣＯ５３の発振クロックを第
１のディレイ時間だけ遅延させてＡ／Ｄコンバータ１６
にそのサンプリングクロックとして与える。他方のディ
レイ回路５９は、ＶＣＯ５３の発振クロックを第２のデ
ィレイ時間だけ遅延させてＤ-ＦＦ５６，５７にそのク
ロック入力として与える。
【００４６】上記構成のＰＬＬ回路５０において、仮判
定用コンパレータ５４，５５のスレッシュホールドレベ
ルＴＨ，ＴＬを一定にすることで、位相比較器５１は高
速サーチ時にヘッド出力レベルが一定レベル以下になっ
たことを検出できる。このとき（サーチ時）、少なくと
もＡＧＣ回路１４の時定数を大きく設定してソロバン玉
の波形がそのまま保存されるようにする。
【００４７】これにより、第２実施形態に係るＰＬＬ回
路４０の場合と同様に、高速サーチのトラッククロス時
に、ヘッド出力レベル（信号レベル）の絶対値が上下の
スレッシュホールドレベルＴＨ，ＴＬ以下になると、位
相比較器５１が位相誤差情報を出力しなくなり、自動的
にＰＬＬ動作にホールドがかかるため、コンパレータ５
４，５５およびＤ-ＦＦ５６，５７からなる仮判定器と
Ａ／Ｄコンバータ１６の各クロック間の相対ディレイに
対する許容範囲を格段に向上できる。
【００４８】また、本実施形態に係るＰＬＬ回路５０
は、サーチ時にヘッド出力に周波数偏差が発生するよう
な場合に用いて好適なものである。周波数偏差が存在す
る場合には、ヘッド出力の周波数がＶＣＯ５３の発振周
波数に対して高いか低いかによって許容されるディレイ
範囲がずれる。
【００４９】本実施形態に係るＰＬＬ回路５０では、こ
のことを積極的に利用し、あらかじめプログラマブルな
ディレイ回路５８，５９を設け、コンパレータ５４，５
５およびＤ-ＦＦ５６，５７からなる仮判定器のサンプ
リングタイミングと、Ａ／Ｄコンバータ１６のサンプリ
ングタイミングとの間に相対的なディレイを持たせるこ
とによって、より安定なサーチを実現するようにしてい
る。
【００５０】すなわち、信号周波数（ヘッド出力周波
数)が低いときは、仮判定用コンパレータ５４，５５の
各比較出力をラッチするＤ-ＦＦ５６，５７のクロック
を、Ａ／Ｄコンバータ１６のサンプリングクロックに対
して進めるようにする。一例として、ディレイ回路５８
のディレイを０、ディレイ回路５９のディレイを１ビッ
トの時間間隔の２％から数％に設定すれば良い。
【００５１】図６に、位相比較器５１の入出力特性を示
す。図６の特性図において、（Ａ）は仮判定器に対して
Ａ／Ｄコンバータ１６のサンプリングタイミングが１０
％進んでいる場合を、（Ｂ）はＡ／Ｄコンバータ１６に
対して仮判定器のサンプリングタイミングが１０％進ん
でいる場合を、（Ｃ）は両者の相対的なディレイが０の
場合をそれぞれ表わしている。
【００５２】この入出力特性図から明らかなように、仮
判定器のサンプリングタイミングとＡ／Ｄコンバータ１
６のサンプリングタイミングとの間に相対的なディレイ
を持たせることにより、位相比較器５１として位相が遅
れている、あるいは進んでいると判断するチャンスが非
常に多くなる。換言すれば、ＰＬＬとしては、位相が遅
れている場合には積極的に進めようと挙動する。したが
って、ＰＬＬが位相ロック状態に迅速に移行するため、
サーチ時にヘッド出力に周波数偏差が発生するような場
合でも、より安定したサーチ動作を実現できることにな
る。
【００５３】なお、本実施形態においては、Ａ／Ｄコン
バータ１６のサンプリングクロックを遅延させる構成を
採っているが、アナログイコライザ１５の出力信号その
ものを遅延させる構成を採ることも可能である。しか
し、通常、Ａ／Ｄコンバータ１６のサンプリングクロッ
クを遅延させる方が容易である。このように、例えばＡ
／Ｄコンバータ１６のクロックを遅らせることにより、
相対的に仮判定器の出力を遅らせていることになる。
【００５４】また、上記実施形態では、サーチ時に、ソ
ロバン玉の波形がそのまま保存されるようにするため
に、ＡＧＣ回路１４の時定数を大きく設定する構成を採
ることで、ＰＬＬ動作をホールドするようにしている
が、この構成に限られるものではない。例えば、ＡＧＣ
回路１４の時定数を小さく設定し、ＡＧＣの応答速度を
速くする構成を採る場合には、第１実施形態に係るＰＬ
Ｌ回路３０（図２を参照）の構成を併用するようにすれ
ば良い。
【００５５】なお、第１，第２実施形態に係る構成（Ｐ
ＬＬをホールド）を必ずしも併用する必要はなく、プロ
グラマブルなディレイ回路５８，５９を設け、コンパレ
ータ５４，５５およびＤ-ＦＦ５６，５７からなる仮判
定器のサンプリングタイミングと、Ａ／Ｄコンバータ１
６のサンプリングタイミングとの間に相対的なディレイ
を持たせる構成を採るだけでも、サーチ時にヘッド出力
に周波数偏差が存在する場合でも、より安定なサーチを
実現できるという効果を得ることができる。
【００５６】ただし、第１，第２実施形態に係る構成と
併用した方が、仮判定器のサンプリングタイミングとＡ
／Ｄコンバータ１６のサンプリングタイミングとの間の
相対的なディレイに対する許容範囲を拡大できることに
より、ディレイ設定の自由度が大きく、設計マージンを
大きくとることができるため、より大きな効果を得るこ
とができる。
【００５７】ここで、例えば第３実施形態に係るＰＬＬ
回路５０を用いた場合のシミュレーション結果を示す。
図７〜図１６は各々、異なる設定条件下でのシミュレー
ション結果を示す特性図である。これらの特性図におい
て、横軸が周波数を、縦軸がループフィルタ５２の出力
電圧、即ちＶＣＯ５３の入力制御電圧をそれぞれ表わし
ている。また、特性図中の数値は、ディレイ回路５８の
ディレイ時間に対するディレイ回路５９のディレイ時間
の差分を表わしている。
【００５８】図７は、ＡＧＣ回路１４がオン（以下、単
にＡＧＣオンと記す）、周波数オフセット無し、ωｎ
（自然周波数）＝０．０２、ノイズ：ホワイトノイズ
（無相関なノイズ）の条件下での特性図である。図８
は、ＡＧＣオン、周波数オフセット無し、ωｎ＝０．０
２、ノイズ：１＋Ｄの条件下での特性図である。ここ
で、１＋Ｄは、ホワイトノイズを１としたとき、ホワイ
トノイズとこれを１クロック分だけ遅延させたノイズと
の加算結果を表わしている。
【００５９】図９は、ＡＧＣオン、周波数オフセット無
し、ωｎ＝０．０５、ノイズ：１＋Ｄの条件下での特性
図である。図１０は、ＡＧＣオン、周波数オフセット＝
０．００２、ωｎ＝０．０２、ノイズ：１＋Ｄの条件下
での特性図である。図１１は、ＡＧＣオン、周波数オフ
セット＝−０．０２、ωｎ＝０．０２、ノイズ：１＋Ｄ
の条件下での特性図である。
【００６０】図１２は、信号レベル＜０．５の期間でＡ
ＧＣ＆ＰＬＬホールド、周波数オフセット無し、ωｎ＝
０．０２、ノイズ：１＋Ｄの条件下での特性図である。
図１３は、信号レベル＜０．５の期間でＡＧＣ＆ＰＬＬ
ホールド、周波数オフセット＝０．０２、ωｎ＝０．０
２、ノイズ：１＋Ｄの条件下での特性図である。図１４
は、信号レベル＜０．５の期間でＡＧＣ＆ＰＬＬホール
ド、周波数オフセット＝０．０２、ωｎ＝０．０５、ノ
イズ：１＋Ｄの条件下での特性図である。
【００６１】図１５は、ＡＧＣをかけずにＰＬＬホール
ド、周波数オフセット無し、ωｎ＝０．０２、ノイズ：
１＋Ｄの条件下での特性図である。図１６は、ＡＧＣを
かけずにＰＬＬホールド、周波数オフセット＝−０．０
２、ωｎ＝０．０２、ノイズ：１＋Ｄの条件下での特性
図である。
【００６２】図１７に、上記シミュレーション結果に基
づく各設定条件ごとの相対的なディレイ（仮判定器のサ
ンプリングタイミングとＡ／Ｄコンバータ１６のサンプ
リングタイミング）の許容範囲を示す。
【００６３】図１７の特性図から明らかなように、ＰＲ
ＭＬ方式を採用したデジタル式テープ記録再生装置にお
いて、高速サーチのトラッククロス時の場合のように、
ノイズの多い部分ではＰＬＬ動作にホールドをかけた方
が、相対的なディレイの許容範囲が広がることがわか
る。また、Ａ／Ｄコンバータ１６のサンプリングタイミ
ングを進めるか、仮判定器のサンプリングタイミングを
進めるかによって許容されるディレイの向きが逆になる
こともわかる。
【００６４】なお、以上の説明では、第１，第２，第３
実施形態に係るＰＬＬ回路３０，４０，５０を、テープ
ストリーマ等のデジタル式テープ記録再生装置における
クロックリカバリー回路として用いた場合を例に採った
が、この適用例に限定されるものではなく、サーチ時に
ヘッド（光ピックアップ）がトラックを横切る動作をな
す光ディスク装置などの記録再生装置（または、再生装
置）にも同様に適用可能である。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
ＰＬＬ回路およびこれをクロックリカバリー回路として
用いた記録再生装置において、サーチのトラッククロス
時に、記録媒体から読み取った信号のレベルが一定レベ
ル以下になったことを検出し、ＰＬＬ動作にホールドを
かけるようにすることにより、トラッククロス時のノイ
ズ成分によってＰＬＬの挙動が乱されることがないた
め、サーチ動作の安定化が図れ、また設計マージンも大
幅に拡大できる。
【００６６】また、Ａ／Ｄコンバータに供給するクロッ
クと位相比較器に供給するクロックとの間に相対的なデ
ィレイを持たせるようにしたことにより、位相比較器と
して位相が例えば遅れていると判断するチャンスが非常
に多くなり、ＰＬＬとしては位相を積極的に進めようと
挙動することから、ＰＬＬが位相ロック状態に迅速に移
行できるため、サーチ時にヘッド出力に周波数偏差が存
在する場合でも、より安定したサーチ動作を実現でき、
また設計マージンも大幅に拡大できる。
【図面の簡単な説明】
【図１】本発明が適用される一般的なＰＲＭＬ方式を採
用したデジタル式テープ記録再生装置の構成の一例を示
すブロック図である。
【図２】本発明の第１実施形態に係るＰＬＬ回路の構成
を示すブロック図である。
【図３】第１実施形態に係るＰＬＬ回路のレベル判定回
路の各部の波形図である。
【図４】本発明の第２実施形態に係るＰＬＬ回路の構成
を示すブロック図である。
【図５】本発明の第３実施形態に係るＰＬＬ回路の構成
を示すブロック図である。
【図６】第３実施形態に係るＰＬＬ回路の位相比較器の
入出力特性図である。
【図７】シミュレーション結果を示す特性図（その１）
である。
【図８】シミュレーション結果を示す特性図（その２）
である。
【図９】シミュレーション結果を示す特性図（その３）
である。
【図１０】シミュレーション結果を示す特性図（その
４）である。
【図１１】シミュレーション結果を示す特性図（その
５）である。
【図１２】シミュレーション結果を示す特性図（その
６）である。
【図１３】シミュレーション結果を示す特性図（その
７）である。
【図１４】シミュレーション結果を示す特性図（その
８）である。
【図１５】シミュレーション結果を示す特性図（その
９）である。
【図１６】シミュレーション結果を示す特性図（その１
０）である。
【図１７】各シミュレーション結果に基づく各設定条件
ごとの相対ディレイの許容範囲を示す図である。
【図１８】アジマス記録された磁気テープのサーチ時に
おける記録トラックに対するヘッド軌跡を示す図であ
る。
【図１９】サーチ時の再生信号波形を示す波形図であ
る。
【図２０】通常のＰＲＭＬ信号処理方式で用いられてい
るクロックリカバリー部の構成を示すブロック図であ
る。
【図２１】クロックリカバリー部の動作原理の概略を説
明するための波形図である。
【符号の説明】
１１…磁気テープ、１２…磁気ヘッド、１４…ＡＧＣ回
路、１６…Ａ／Ｄコンバータ、１７…クロックリカバリ
ー回路、２０…復調回路、２１…変調回路、３０，４
０，５０…ＰＬＬ回路、３１，４１，５１…位相比較
器、３２，４２，５２…ループフィルタ、３３，４３，
５３…ＶＣＯ（電圧制御発振器）、３４…レベル判定回
路、３５…全波整流器、３７…ピーク検波器、３８，４
４，４５，５４，５５…コンパレータ、４６，４７，５
５，５７…Ｄ-ＦＦ、５８，５９…ディレイ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仙波 公正 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 川久保 俊宏 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5D044 BC01 CC03 GM12 GM14 GM15 5J106 AA04 BB04 CC01 CC21 CC41 DD06 DD36 DD48 EE05 GG07 GG18 KK29

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 位相比較器、ループフィルタおよび電圧
    制御発振器を含み、入力信号に基づいてクロックを生成
    するループ回路部と、 前記入力信号のレベルが所定レベル以下になったことを
    判定し、その判定結果に基づいて前記ループ回路部のＰ
    ＬＬ動作をホールドする制御手段とを備えたことを特徴
    とするＰＬＬ回路。
  2. 【請求項２】 前記制御手段は、前記入力信号のレベル
    が所定レベル以下になったとき、前記ループフィルタに
    対してホールドをかけることを特徴とする請求項１記載
    のＰＬＬ回路。
  3. 【請求項３】 前記位相比較器がデータの遷移を検出し
    て位相情報を出力する構成のものであり、 前記制御手段は、前記入力信号のレベルが所定レベル以
    下になったとき、前記位相比較器の検出結果を０にする
    ことを特徴とする請求項１記載のＰＬＬ回路。
  4. 【請求項４】 位相比較器、ループフィルタおよび電圧
    制御発振器を含み、入力信号に基づいてクロックを生成
    するループ回路部を有し、このループ回路部で生成した
    クロックを、前記入力信号をＡ／Ｄ変換するＡ／Ｄコン
    バータに与えるＰＬＬ回路であって、 前記ループ回路部で生成したクロックを遅延して前記Ａ
    ／Ｄコンバータに供給する第１のディレイ手段と、 前記ループ回路部で生成したクロックを遅延して前記位
    相比較器に供給する第２のディレイ手段とを備えたこと
    を特徴とするＰＬＬ回路。
  5. 【請求項５】 前記第１のディレイ手段を通して前記Ａ
    ／Ｄコンバータに供給するクロックと、前記第２のディ
    レイ手段を通して前記位相比較器に供給するクロックと
    の間に相対的なディレイを持たせたことを特徴とする請
    求項４記載のＰＬＬ回路。
  6. 【請求項６】 位相比較器、ループフィルタおよび電圧
    制御発振器を含み、入力信号に基づいてクロックを生成
    するループ回路部を有し、このループ回路部で生成した
    クロックを、前記入力信号をＡ／Ｄ変換するＡ／Ｄコン
    バータに与えるＰＬＬ回路であって、 前記入力信号のレベルが所定レベル以下になったときＰ
    ＬＬ動作をホールドする制御手段と、 前記ループ回路部で生成したクロックを遅延して前記Ａ
    ／Ｄコンバータに供給する第１のディレイ手段と、 前記ループ回路部で生成したクロックを遅延して前記位
    相比較器に供給する第２のディレイ手段とを備えたこと
    を特徴とするＰＬＬ回路。
  7. 【請求項７】 前記第１のディレイ手段を通して前記Ａ
    ／Ｄコンバータに供給するクロックと、前記第２のディ
    レイ手段を通して前記位相比較器に供給するクロックと
    の間に相対的なディレイを持たせたことを特徴とする請
    求項６記載のＰＬＬ回路。
  8. 【請求項８】 記録媒体から記録情報を読み取る読取手
    段と、 前記読取手段の出力信号をＡ／Ｄ変換するＡ／Ｄコンバ
    ータと、 位相比較器、ループフィルタおよび電圧制御発振器を含
    み、前記読取手段の出力信号に基づいてクロックを生成
    するループ回路部を有し、このループ回路部で生成した
    クロックを前記Ａ／Ｄコンバータにそのサンプリングク
    ロックとして与えるＰＬＬ回路とを備え、 前記ＰＬＬ回路は、サーチ時に前記読取手段の出力信号
    のレベルが所定レベル以下になったことを判定し、その
    判定結果に基づいて前記ループ回路部のＰＬＬ動作をホ
    ールドする制御手段を有することを特徴とする記録再生
    装置。
  9. 【請求項９】 前記制御手段は、前記読取手段の出力信
    号のレベルが所定レベル以下になったとき、前記ループ
    フィルタに対してホールドをかけることを特徴とする請
    求項８記載の記録再生装置。
  10. 【請求項１０】 前記ＰＬＬ回路の位相比較器がデータ
    の遷移を検出して位相情報を出力する構成のものであ
    り、 前記制御手段は、前記読取手段の出力信号のレベルが所
    定レベル以下になったとき、前記位相比較器の検出結果
    を０にすることを特徴とする請求項８記載の記録再生装
    置。
  11. 【請求項１１】 記録媒体から記録情報を読み取る読取
    手段と、 前記読取手段の出力信号をＡ／Ｄ変換するＡ／Ｄコンバ
    ータと、 位相比較器、ループフィルタおよび電圧制御発振器を含
    み、前記読取手段の出力信号に基づいてクロックを生成
    するループ回路部を有し、このループ回路部で生成した
    クロックを前記Ａ／Ｄコンバータにそのサンプリングク
    ロックとして与えるＰＬＬ回路とを備え、 前記ＰＬＬ回路は、前記ループ回路部で生成したクロッ
    クを遅延して前記Ａ／Ｄコンバータに供給する第１のデ
    ィレイ手段と、前記ループ回路部で生成したクロックを
    遅延して前記位相比較器に供給する第２のディレイ手段
    とを有することを特徴とする記録再生装置。
  12. 【請求項１２】 前記第１のディレイ手段を通して前記
    Ａ／Ｄコンバータに供給するクロックと、前記第２のデ
    ィレイ手段を通して前記位相比較器に供給するクロック
    との間に相対的なディレイを持たせたことを特徴とする
    請求項１１記載の記録再生装置。
  13. 【請求項１３】 記録媒体から記録情報を読み取る読取
    手段と、 前記読取手段の出力信号をＡ／Ｄ変換するＡ／Ｄコンバ
    ータと、 位相比較器、ループフィルタおよび電圧制御発振器を含
    み、前記読取手段の出力信号に基づいてクロックを生成
    するループ回路部を有し、このループ回路部で生成した
    クロックを前記Ａ／Ｄコンバータにそのサンプリングク
    ロックとして与えるＰＬＬ回路とを備え、 前記ＰＬＬ回路は、サーチ時に前記読取手段の出力信号
    のレベルが所定レベル以下になったことを判定し、その
    判定結果に基づいて前記ループ回路部のＰＬＬ動作をホ
    ールドする制御手段と、前記ループ回路部で生成したク
    ロックを遅延して前記Ａ／Ｄコンバータに供給する第１
    のディレイ手段と、前記ループ回路部で生成したクロッ
    クを遅延して前記位相比較器に供給する第２のディレイ
    手段とを有することを特徴とする記録再生装置。
  14. 【請求項１４】 前記第１のディレイ手段を通して前記
    Ａ／Ｄコンバータに供給するクロックと、前記第２のデ
    ィレイ手段を通して前記位相比較器に供給するクロック
    との間に相対的なディレイを持たせたことを特徴とする
    請求項１３記載の記録再生装置。
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