KR100489847B1 - 고장안전및기입범위확장방법및장치 - Google Patents

Abstract

본 발명은 사전 보상(precompensation) 범위를 작은 값으로 제한하지 않고 기입 사전 보상 회로의 돌발 고장을 방지하고 또한 클럭 신호의 듀티 사이클에 의해 부과된 한계 이상으로 사전 보상의 범위를 확장한다. 본 발명은 비교기의 입력 또는 출력과 반대 위상의 클럭을 OR함으로써 기입 사전 보상 회로의 돌발 고장을 방지한다. 180도 지연된 클럭은 그렇지 않으면 빗나가게 되는 모든 천이를 강요한다. 본 발명은 클럭과 시간 td 만큼 지연된 클럭을 OR함으로써 기입 사전 보상 회로의 범위를 확장한다. 최종적으로 확장된 듀티 사이클은 더 긴 사전 보상 지연이 발생하도록 사용된다. 넓은 범위의 데이타 레이트에 걸쳐 일정한 듀티 사이클을 유지하는 기술이 제공된다.

Description

고장 안전 및 기입 범위 확장 방법 및 장치

본 발명은 데이타 처리 및 데이타 저장에 관한 것으로, 특히 기입 데이타 신호의 사전 보상(precompensation)에 관한 것이다.

컴퓨터 시스템은 그 컴퓨터 시스템에 의해 사용되는 데이타를 저장하기 위해 데이타 저장 장치, 예를 들면 디스크 드라이브를 채용한다. 대표적인 데이타 저장 장치는 데이타가 저장되는 저장 매체, 판독 헤드 및 모터 등의 저장 매체와 판독 헤드 사이에 상대적 운동을 부여하는 메카니즘을 포함한다. 상대적 운동은 저장 매체의 여러 부분으로의 액세스를 가능하게 하며, 자기 매체와 같은 종류의 매체인 경우, 저장 매체에 저장된 데이타를 나타내는 신호의 발생을 허용한다.

일반적으로, 디스크 메모리는 스핀들 조립체에 탑재되어 고속으로 회전하는 하나 이상의 자기 매체 디스크를 사용하는 것이 특징이다. 각 디스크는 자기 매체의 두개의 면을 통상 갖는다. 저장 시스템 등의 대표적인 회전 매체에 있어서, 데이타는 자기 또는 자기 광학 디스크에 일련의 동심 "트랙"에 있어서 저장되고, 상기 각 트랙은 메모리 어레이의 어드레스가능한 영역으로 된다. 판독/기입 헤드는 디스크 저장 시스템의 각 디스크의 각 표면에 대하여 마련된다. 이들 트랙은 디스크면의 자기 배향 변동을 검출하는 판독/기입 헤드에 의해 액세스된다.

저장 매체에서 저장된 데이타를 검색하기 위해, 저장 매체에 저장된 데이타의 고정 표현(fixed representation)은 컴퓨터 시스템 등의 시스템에 의해 사용가능한 형태로 데이타가 발생되도록 처리될 수 있는 신호로 변환되어야 한다. 저장 매체에서의 신호를 사용가능한 판독 데이타로 변환하기 위해 판독 채널 회로가 사용된다.

정보는 때때로 비트 스트림 형태로 판독 채널에 공급된다. 비트 스트림은 시리얼 형태로 제공되는 일련의 논리 1 또는 0으로 구성된다. 시리얼 비트 스트림을 정확히 디코드하기 위해, 판독 채널은 각 개별적인 비트를 검출할 수 있어야 한다. 각 비트를 분리하기 위해, 비트 프레임 또는 비트 윈도우가 각 비트에 관하여 정의된다. 비트 윈도우는 단지 하나의 비트만 포함해야 한다. 윈도우가 너무 길면, 1 비트 이상의 정보가 윈도우 내에 포함되어 하나 또는 모든 비트가 상실된다. 비트 윈도우가 너무 적으면, 검출가능한 정보가 없게 된다. 또한, 점 위치에 있어서 비트 정보의 손실은 디코딩 처리를 통하여 에러 전파를 일으킨다.

판독 채널 회로는 저장 장치, 예를 들면 하드 디스크 드라이브에서 데이타를 판독하기 위해 사용된다. 판독 채널 회로는 펄스 검출기, 필터, 서보 회로, 데이타 동기 장치, 윈도우 시프트 회로, 기입 사전 보상 회로, 인코더/디코더(ENDEC) 및 제어 회로를 통상 포함한다. 펄스 검출기는 저장 장치에서 구해진 인코드된 판독 신호를 검출하여 한정한다. 필터는 인코드된 판독 신호를 주파수 범위가 보장되도록 처리하고, 인코드된 판독 신호의 위상 관계는 판독 데이타가 인코드된 판독 신호에서 복원되도록 하기에 적합하다. 서보 회로는 저장 장치에서 구한 서보 정보를 포획하며, 정확히 위치한 저장 장치로부터 데이타가 판독되는 것을 보장하도록 사용된다.

판독 모드에서, 데이타 동기 장치는 동기 필드 탐색 및 데이타 동기를 실행한다. 데이타 동기 장치는 데이타 동기를 마련하고 디코드 윈도우를 발생하기 위해 위상 동기 루프(PLL)를 사용한다. 윈도우 시프트 회로는 디코드 윈도우 내에서 판독 데이타 펄스의 상대 위치를 효과적으로 시프트하기 위해 PLL의 전압 제어 발진기(voltage controlled oscillator : VCO)의 위상을 시프트한다. 기입 모드에서, 기입 사전 보상 회로는 NRZ 데이타에 대한 데이타 인코딩 및 독립적 늦은/이른 기입 사전 보상이 마련되도록 데이타 동기 장치를 사용한다. ENDEC는 실행 길이 제한(run length limited : RLL) 신호에 적합한 인코딩 및 디코딩을 제공한다. 제어 회로는 상술한 회로 및 서브시스템의 동작을 조정하고 제어한다.

기입 사전 보상 회로는 기입 보상을 제공한다. 기입 보상은 자기 비선형성에 의한 매체 비트 시프트를 보상한다. 특정 기입 데이타 패턴이 인식되고, 기입 데이타 비트의 시간 위치에 지연이 더해져서 자기 비선형성의 효과가 없어진다. 필요한 시간 시프트의 크기는 수반된 특정 자기 매체의 특정 비선형성에 의존한다. 따라서, 사전 보상의 양은 사용자가 특정 어플리케이션에 필요한 양으로 융통성을 설정하게 하도록 통상 프로그램가능하게 된다. 사전 보상은 기입 데이타 스트림의 두개의 연속하는 "1"의 두번째 "1"에만 실행되고 기입 데이타 비트의 시간 위치를 과거 방향으로만 시프트한다. 두개 이상의 연속하는 "1"이 기입 데이타 스트림에 기입되면, 첫번째만 과거 방향으로 사전 보상된다.

도 1은 대표적인 사전 보상 회로를 도시한 개략도이다.

회로(101)는 도1의 회로의 일부이다. 회로(101)는 트래지스터(106), (107), (111), (113), (114), (117), (118), (121), (122), (123), (124), (128), (129), (133), (134), (137), (138), (139), (140), (146), (147)을 포함한다. 회로(101)는 저항(108), (109), (112), (119), (120), (125), (126), (127), (131), (132), (136), (141), (142), (148)을 포함한다. 회로(101)는 커패시터(115), 전류원(130) 및 가변 전류원(149)을 포함한다.

도 1의 회로는 타이밍 발생기(102) 및 비교기(103)를 포함한다. 타이밍 발생기(102)는 트랜지스터(106), (107), (111), (113), (114), (117), (118)을 포함한다. 타이밍 발생기(102)는 저항(108), (109), (112), (119), (120)을 포함한다. 타이밍 발생기(102)는 커패시터(115)를 포함한다. 비교기(103)는 트랜지스터(133), (134), (135), (137), (138), (139), (140), (146), (147)을 포함한다. 비교기(103)는 저항(131), (132), (136), (141), (142), (148)을 포함한다. 비교기(103)는 가변 전류원(149)을 포함한다.

노드(104)에서의 입력 CLK는 트랜지스터(106)의 베이스 및 트랜지스터(129)의 베이스에 결합된다. 노드(105)에서의 입력 CLK^*는 트랜지스터(107)의 베이스 및 트랜지스터(128)의 베이스에 결합된다. 노드(150)에서의 정의 전압원 V+는 저항(108)의 제1 단자 및 저항(109)의 제1 단자에 결합된다. 저항(108)의 제2 단자는 신호 Vno가 있는 노드(152), 트랜지스터(106)의 컬렉터, 및 트랜지스터(114)의 베이스에 결합된다. 저항(109)의 제2 단자는 신호 Vpo가 있는 노드(153), 트랜지스터(107)의 컬렉터 및 트랜지스터(113)의 베이스에 결합된다.

노드(110)에서의 입력 Vbis는 트랜지스터(111)의 베이스, 트랜지스터(123)의 베이스, 트랜지스터(124)의 베이스, 트랜지스터(135)의 베이스, 트랜지스터(139)의 베이스 및 트랜지스터(140)의 베이스에 결합된다. 트랜지스터(111)의 에미터는 저항(112)의 제1 단자에 결합된다. 저항(112)의 제2 단자는 노드(151)의 접지에 결합된다. 트랜지스터(111)의 컬렉터는 트랜지스터(106)의 에미터 및 트랜지스터(107)의 에미터에 결합된다.

노드(150)에서의 정의 전압원 V+는 트랜지스터(113)의 컬렉터 및 트랜지스터(114)의 컬렉터에 결합된다. 트랜지스터(113)의 에미터는 트랜지스터(122)의 베이스, 커패시터(115)의 제1 단자, 트랜지스터(117)의 컬렉터 및 신호 Vcp가 있는 노드(154)에 결합된다. 트랜지스터(114)의 에미터는 트랜지스터(121)의 베이스, 커패시터(115)의 제2 단자, 트랜지스터(118)의 컬렉터 및 신호 Vcn이 있는 노드(155)에 결합된다.

측정을 위해 노드(154)를 포지티브 단자로 하고 노드(155)를 네가티브 단자로 하여, 커패시터(115) 양단간의 전압 Vc를 측정한다. 트랜지스터(117)의 에미터는 저항(119)의 제1 단자에 결합된다. 저항(119)의 제2 단자는 노드(151)에서 접지에 결합된다. 트랜지스터(118)의 에미터는 저항(120)의 제2 단자에 결합된다. 저항(120)의 제2 단자는 노드(151)에서 접지에 결합된다. 노드(116)에서의 입력 Vadj는 트랜지스터(117)의 베이스 및 트랜지스터(118)의 베이스에 결합된다.

노드(150)에서의 정의 전압원 V+는 트랜지스터(121)의 컬렉터 및 트랜지스터(122)의 컬렉터에 결합된다. 에미터(121)는 컬렉터(123), 트랜지스터(128)의 컬렉터, 및 저항(127)의 제1 단자에 결합된다. 저항(122)의 에미터는 트랜지스터(124)의 컬렉터, 트랜지스터(146)의 컬렉터, 및 저항(148)의 제1 단자에 결합된다. 트랜지스터(122)의 에미터는 트랜지스터(124)의 컬렉터, 트랜지스터(146)의 컬렉터 및 저항(148)의 제1 단자에 결합된다. 트랜지스터(123)의 에미터는 저항(125)의 제1 단자에 결합된다. 트랜지스터(124)의 에미터는 제1 단자(126)에 결합된다. 저항(125)의 제2 단자 및 저항(126)의 제2 단자는 노드(151)에서 접지에 결합된다. 트랜지스터(128)의 에미터 및 트랜지스터(129)의 에미터는 전류원(130)의 제1 단자에 결합된다. 전류원(130)의 제2 단자는 노드(151)에서 접지에 결합된다.

전류 IE는 전류원(130)을 통하여 측정된다. 저항(127)의 제2 단자는 트랜지스터(129)의 컬렉터, 트랜지스터(133)의 베이스 및 신호 Vin이 있는 노드(156)에 결합된다. 저항(148)의 제2 단자는 트랜지스터(134)의 베이스, 트랜지스터(147)의 컬렉터 및 신호 Vip가 있는 노드(157)에 결합된다.

노드(150)에서의 정의 전압원 V+는 트랜지스터(137)의 컬렉터 및 트랜지스터(138)의 컬렉터에 결합된다. 트랜지스터(137)의 에미터는 AND 게이트(143)의 제2 입력의 네가티브측, AND 게이트(144)의 제1 입력의 포지티브측, 트랜지스터(139)의 컬렉터 및 신호 O1이 있는 노드(166)에 결합된다. 트랜지스터(138)의 에미터는 AND 게이트(143)의 제2 입력의 포지티브측, AND 게이트(144)의 제1 입력의 네가티브측, 트랜지스터(140)의 컬렉터 및 신호 O1^*이 있는 노드(167)에 결합된다.

트랜지스터(139)의 에미터는 저항(141)의 제1 단자에 결합된다. 트랜지스터(140)의 에미터는 저항(142)의 제1 단자에 결합된다. 저항(141)의 제2 단자 및 저항(142)의 제2 단자는 노드(151)에서 접지에 결합된다. 노드(158)에서의 입력 WPL은 AND 게이트(143)의 제1 입력의 비반전측에 결합된다. 노드(159)에서의 입력 WPL^*는 AND 게이트(143)의 반전 입력에 결합된다.

노드(168)에서 AND 게이트(143)의 비반전 출력은 출력 OL을 제공하고, 트랜지스터(147)의 베이스에 결합된다. 노드(169)에서 AND 게이트(143)의 반전 출력은 출력 OL^*를 제공하고 트랜지스터(146)의 베이스에 결합된다. 트랜지스터(146)의 에미터 및 트랜지스터(147)의 에미터는 노드(809)에서 가변 전류원(149)의 디지탈-아날로그 변환기(DAC)(801)의 출력에 결합된다. 전류 IL은 노드(809)를 통하여 측정된다.

노드(160)에서의 입력 WDT는 AND 게이트(144)의 제2 입력의 비반전측에 결합된다. 노드(161)에서의 입력 WDT^*는 AND 게이트(144)의 제2 입력의 반전측에 결합된다.

AND 게이트(144)의 비반전 출력은 노드(162)에서 신호 WPT를 제공하고 플립플롭(145)의 비반전 입력에 결합된다. AND 게이트(144)의 반전 출력은 노드(163)에서 신호 WPT^*를 제공하고 플립플롭(145)의 반전 입력에 결합된다. 플립플롭(145)의 비반전 출력은 노드(164)에서 출력 WDout를 제공한다. 플립플롭(145)의 반전 출력은 노드(165)에서 출력 WDout^*를 제공한다.

트랜지스터(146)의 에미터 및 트랜지스터(147)의 에미터는 노드(809)에 결합되고, 이것은 DAC(801)의 전류 출력에 결합된다. DMC(801)의 전류 기준 입력은 노드(808)에서 전류원(802)의 제1 단자에 결합된다. 전류원(802)의 제2 단자는 노드(807)에서 접지(806)에 결합된다.

DAC(801)는 디지탈 정보를 수신하기 위한 디지탈 입력(803)을 갖는다. 디지탈 입력(803)에서의 디지탈 정보는 디지탈 입력(803)에 결합된 모든 적당한 디지탈 제어 수단, 예를 들면 마이크로컨트롤러에 제공될 수 있다. 디지탈 입력(803)은 하나 이상의 노드를 포함하는 디지탈 입력일 수 있고, 여기서 각 노드는 적어도 하나의 비트의 디지탈 정보를 전달한다. 예를 들면, 디지탈 입력(803)은 디지탈 정보의 최상위 비트(MSB)를 전달하는 노드(804) 및 디지탈 정보의 최하위 비트(LSB)를 전달하는 노드(805)를 포함할 수 있다.

DAC(801)는 전류원(802)에서 기준 전류 입력 및 디지탈 입력(803)에서 디지탈 정보를 수신한다. DAC(801)는 기준 전류 입력에서의 전류 및 디지탈 입력(803)에서의 디지탈 정보의 함수인 전류 출력을 노드(809)에서 제공한다. 따라서, 노드(808)에서 기준 전류 입력에서의 일정한 기준 전류를 유지하면서 디지탈 입력(803)에서의 디지탈 정보를 가변시킴으로써, DAC(801)를 포함하는 회로는 가변 전류원으로 기능한다.

도 1은 기입 사전 보상을 실현하는 데 사용되는 대표적인 회로를 도시한 것이다. 사전 보상의 크기는 도 1의 타이밍 발생기(102)에 도시한 바와 같이 시간 기준 발생기의 VCO의 일부를 복사함으로써 기본 기입 속도를 설정하는 시간 기준 발생기의 VCO 주기에 비례한다.

도 2는 도1의 회로의 신호의 파형 및 타이밍 관계를 도시한 타이밍도이다.

도 2는 여러 내부 노드에서의 파형을 도시한 것이다. 도 1의 비교기(101)는 각각이 Vcp 및 Vcn에서 IL^*RL 및 IE^*RE 만큼 오프셋된 Vip와 Vin을 비교한다. 노드(104)에서의 클럭 신호 CLK의 상승 에지에서, 노드(156)에서의 이른측 신호 Vin은 트랜지스터(128) 및 (129)를 거쳐 세트되고, 노드(157)에서의 늦은측 신호 Vip는 트랜지스터(146) 및 (147)과 AND 게이트(143)를 거쳐 이전 비트 신호 WPL이 1(0)이었으면 세트(리세트)된다. 노드(156)에서의 신호 Vin이 하강할 때, Vip〉Vin의 상태에 도달하여 비교기가 점화 또는 리세트하여 정의 천이를 발생시키고, 이것은 AND 게이트(144)를 통과하여 플립플롭(145)을 토글시킨다. 가변 전류원(149)을 통한 전류 IL을 가변시킴으로써, 트립점이 변하여 소망 지연 시간이 발생된다. AND 게이트(144)는 데이타 WDT가 유효(즉, "1")하지 않으면 천이가 통과하는 것을 방지한다. AND 게이트(143)는 이전 데이타 비트 신호 WPT가 논리 "1"이 아니면 노드(134)에서의 신호 Vip를 리셋으로 유지한다. 제1 데이타 비트는 프리콤펜세이트 또는 지연되지 않는 것에 주의한다.

노드(104)에서의 클럭 신호 CLK의 하강 에지에서, AND 게이트(143) 및 트랜지스터(146) 및 (147)을 통한 비교기의 재생 동작에 의해 늦은 측이 이미 리셋될 때, 이른측은 리셋되고 늦은 측은 하강하기 시작한다. Vin〉Vip일 때, 비교기는 다시 세트되고, AND 게이트(143)와 트랜지스터(146) 및 (147)을 통한 재생 동작에 의해 보조되며, 다음 데이타 비트를 기다린다.

더 많은 양의 기입 사전 보상이 요구될 때, 노드(157)에서의 신호 Vip는 트립상태 Vip〉Vin의 발생이 지연되도록 더 낮게 세트된다. Vip가 매우 낮은 극단의 상태하에서, 비교기는 점화에 실패하며 천이는 완전히 빗나간다. 이것은 돌발 고장이므로 반드시 피해야 한다. 또한, 사전 보상의 범위는 기본 클럭의 듀티 사이클에 의해 이상적 상태하에서도 50% 이하로 그리고 실제 환경에서 그보다 훨씬 적게(통상 약 50%) 제한되는 것에 주의한다.

과거, 돌발 고장은 사전 보상 범위를 20% 등의 상당히 작은 범위로 제한함으로써 회피되어, 클럭 지터 및/또는 노이즈에 대하여 적절한 마진을 허용한다.

본 발명의 목적은 돌발 고장을 방지하고(즉, 고장 안전) 기입 사전 보상 회로의 범위을 확장하는 방법 및 장치를 제공하는 것이다.

본 발명은 사전 보상 범위를 적은 값으로 제한하지 않고 그러한 돌발 고장이 발생하는 것을 방지하고 클럭 신호 CLK의 듀티 사이클에 의해 부과된 한계이상으로 사전 보상의 범위를 확장한다. 일부 어플리케이션에 있어서, 특히 높은 데이타 레이트에서, 필요한 사전 보상의 양은 30%보다 크다. 따라서, 본 발명은 종래 기술 이상의 효과를 제공한다.

본 발명은 비교기의 입력(신호 Vip 및 Vin) 또는 출력(신호 O1 및 O1^*)와 반대 위상의 상보 클럭 신호 CLK 및 CLK^*를 OR함으로써 기입 사전 보상 회로의 돌발 고장을 방지한다. 반대 위상의 클럭 신호는 상보 클럭 신호를 서로 교환(즉 스왑)함으로써 얻을 수 있다.

비교기의 입력 또는 출력과 반대 위상의 클럭 신호를 OR함으로써, 천이가 보장된다. 비교기가 노이즈 또는 클럭 지터로 인해 천이 발생에 실패하는 경우, 180도 지연된 클럭이 강제로 천이된다. 본 발명의 바람직한 실시예에 있어서, 좁은 펄스가 기입 사전 보상 회로의 적절한 동작과 간섭하는 것을 방지하기 위해 소자가 포함되어, 기입 사전 보상 회로가 노이즈 및 지터에 덜 민감하게 된다.

본 발명은 사전 보상 회로가 제공할 수 있는 사전 보상의 범위를 확장한다. 클럭 신호 및 시간 td 만큼 지연된 클럭 신호가 함께 OR되어 클럭 신호의 듀티 사이클이 변한다. 클럭 신호와 지연된 클럭 신호를 함께 OR함으로써, 본 발명은 더 큰 듀티 사이클을 갖는 새로운 클럭 신호를 제공한다. 더 큰 듀티 사이클은 본 발명에 따른 사전 보상 회로가 더 긴 사전 보상 지연을 제공하는 것을 허용한다. 본 발명의 바람직한 실시예는 넓은 범위의 데이타 레이트에 걸쳐 일정한 듀티 사이클을 유지하기 위해 지연 회로에 삽입되는 보정 회로를 제공한다.

따라서, 본 발명은 종래 기술의 단점을 극복한다.

이하, 돌발 고장을 방지하고(즉, 고장 안전), 기입 사전 보상의 범위를 확장하는 방법 및 장치를 설명한다.

다음의 설명에 있어서, 수치를 특정한 설명은 본 발명의 이해를 더욱 높이기 위한 것이다. 그러나, 당업자라면 본 발명이 이들 수치를 특정한 설명없이 실시될 수 있는 것을 알 것이다. 또한, 공지의 특징은 본 발명이 불필요하게 불명료하게 되지 않도록 상세히 설명하지 않는다.

대표적인 기입 사전 보상 회로에 있어서, Vip가 매우 낮게 세트되는 극도의 상태하에서, 비교기가 점화에 실패하고 천이가 완전히 빗나가서 기입 사전 보상의 돌발 고장이 발생할 수 있다. 사전 보상의 범위는 이상적인 상태하에서도 50%이하로 제한되지만, 실제 환경에서는 그보다 훨씬 적게(통상 약 30%) 제한된다.

과거 돌발 고장을 피하기 위해, 사전 보상 범위를 20% 등의 매우 좁은 범위로 제한할 필요가 있었지만, 그러한 낮은 한계는 전체 시스템 성능을 손상시킨다. 따라서, 기입 사전 보상 회로의 돌발 고장을 방지하고 기입 사전 보상 회로가 동작할 수 있는 범위를 확장하기 위한 기술이 필요하다.

본 발명은 종래 기술의 문제를 피하고, 기입 사전 보상 회로에서의 돌발 고장의 문제에 대한 해결책을 제공하며, 기입 사전 보상 회로의 확장된 동작 범위를 제공한다.

도 3a 및 도 3b는 본 발명이 기입 사전 보상 회로의 돌발 고장을 회피하는 방법을 도시한 것이다. 돌발 고장은 비교기의 입력(신호 Vip 및 Vin) 또는 출력(신호 O1 및 O1^*)과 반대 위상의 클럭을 OR함으로써 회피된다. 비교기가 천이 발생에 실패하면, 180도(1/2 클럭 기간) 지연된 클럭이 천이를 강요한다.

도 3a는 본 발명의 하나의 실시예를 도시한 개략도이다.

도 3a는 본 발명이 기입 사전 보상 회로의 돌발 고장을 회피하는 방법을 도시한 것이다. 돌발 고장은 비교기의 입력(신호 Vip 및 Vin) 또는 출력(신호 O1 및 O1^*)과 반대 위상의 클럭을 OR함으로써 회피된다. 비교기가 천이 발생에 실패하면, 180도(1/2 클럭 기간) 지연된 클럭이 천이를 강요한다.

도 3a에서, 상세히 도시하지는 않았지만, 도 1의 회로(101)가 포함되어 블럭으로 나타내어져 있다. 노드(104)에서의 상보 입력 CLK 및 노드(105)에서의 CLK^*는 회로(101)에 결합된다. 노드(301) 및 (302)는 상보 신호를 통과시키는 것이 바람직하다. 회로(101)의 노드(166)(신호 O1이 있음) 또는 노드(157)(신호 Vip가 있음)에 결합될 수 있는 노드(301)는 OR 게이트(303)의 제1 입력의 비반전측에 결합된다. 회로(101)의 노드(167)(신호 O1^*이 있음) 또는 노드(156)(신호 Vin이 있음)에 결합될 수 있는 노드(302)는 OR 게이트(303)의 제1 입력의 반전측에 결합된다.

노드(304) 및 (305)는 상보 신호를 통과시키는 것이 바람직하다. 노드(304)에서의 OR 게이트(303)의 비반전 출력은 AND 게이트(308)의 제1 입력의 비반전측에 결합된다. 노드(305)에서의 OR 게이트(303)의 반전 출력은 AND 게이트(308)의 제1 입력의 반전측에 결합된다.

노드(306) 및 (307)는 상보 신호를 통과시키는 것이 바람직하다. 노드(306)에서의 입력 WDT는 AND 게이트(308)의 제2 입력의 비반전측에 결합된다. 노드(307)에서의 입력 WDT^*는 AND 게이트(308)의 제2 입력의 반전측에 결합된다.

노드(309) 및 (310)는 상보 신호를 통과시키는 것이 바람직하다. 노드(309)에서의 AND 게이트(308)의 비반전 출력은 플리플롭(311)의 비반전 입력에 결합된다. 노드(310)에서의 AND 게이트(308)의 반전 출력은 플립플롭(311)의 반전 입력에 결합된다.

노드(312) 및 (313)은 상보 신호를 통과시키는 것이 바람직하다. 노드(312)에서의 플립플롭(311)의 비반전 출력은 출력 WDout를 제공한다. 노드(313)에서의 플립플롭(311)의 반전 출력은 출력 WDout^*를 제공한다.

회로(101)의 노드(167)(신호 O1^*가 있음)는 AND게이트(143)의 제2 입력의 비반전측에 결합된다. 회로(101)의 노드(166)(신호 O1이 있음)는 AND 게이트(143)의 제2 입력의 반전측에 결합된다. 노드(158)에서의 입력 WPL은 AND 게이트(143)의 제1 입력의 비반전측에 결합된다. 노드(159)에서의 입력 WPL^*는 AND 게이트(143)의 제1 입력의 반전측에 결합된다. 노드(168)에서의 AND 게이트(143)의 비반전 출력은 OL을 제공하고, 회로(101)에 결합된다. 노드(169)에서의 AND 게이트(143)의 반전 출력은 출력 OL^*를 제공하고 회로(101)에 결합된다.

클럭 발생 수단(358)은 노드(104)에서 CLK 신호를 노드(105)에서 CLK^*를 제공한다. CLK 신호 및 CLK^*신호는 상보이다. 노드(104)는 지연 신호 발생 수단(359)의 제2 클럭 입력에 결합된다. 노드(105)는 지연 신호 발생 수단(359)의 제1 클럭 입력에 결합된다. 신호 WDT가 있는 노드(160)는 지연 신호 발생 수단(359)의 제1 신호 입력에 결합된다. 신호 WDT^*가 있는 노드(161)는 지연 신호 발생 수단(359)의 제2 신호 입력에 결합된다. 지연 신호 발생 수단(359)은 노드(158)에서 WPL 신호를, 노드(159)에서 WPL^*신호를 제공한다. WPL 신호 WPL^* 신호는 (바람직하게는)상보적인 방식으로 나타난다.

노드(158) 및 노드(159)에서의 상보 신호 WPL 및 WPL^*는 도 2에 도시한 바와 같이, 노드(160) 및 노드(161)에서의 상보 신호 WDT 및 WDT^*를 1/2 클럭 기간만큼 각각 지연시킨 것이다. 지연 신호 발생 수단(359)은 노드(105) 및 노드(104)에서의 상보 신호 CLK^* 및 CLK에 의해 클럭되는 D 플립플롭인 것이 바람직하다.

상보 클럭 신호 CLK 및 CLK^*는 논리 게이트(902)에 제공된다. 노드(105)에서의 반전 CLK 입력은 논리 게이트(902)의 제1 입력에 결합되고 노드(104)에서의 비반전 CLK 입력은 논리 게이트(902)의 제2 입력에 결합된다. 노드(903)에서의 논리 게이트(902)의 제1 출력은 OR 게이트(303)의 제2 입력의 비반전 단자에 결합된다. 노드(904)에서의 논리 게이트(902)의 제2 출력은 OR 게이트(303)의 제2 입력의 반전 단자에 결합된다.

디지탈 정보의 MSB를 DAC(801)로 전달하는 노드(804)는 논리 게이트(902)의 인에이블 입력에 결합된다. 논리 게이트(902)는 회로(901)의 소자로서, 이것은 OR 게이트, 예를 들면 OR 게이트(303) 또는 OR 게이트(328)를 포함한다. 노드(804)가 하이 논리 레벨을 가질 때, 논리 게이트(902)의 인에이블 입력은 논리 게이트(902)가 그의 입력에서 그의 출력의 고장 안전 클럭 신호를 통과시키게 함으로써, 고장 안전 클럭 신호가 OR 게이트, 예를 들면 OR 게이트(303) 또는 (328)의 입력에 인가되게 된다.

노드(804)가 로우 논리 레벨을 가질 때, 논리 게이트(902)의 인에이블 입력은 고장 안전 클럭 신호가 논리 게이트(902)의 출력으로 전달되는 것을 방지한다. 그 대신, 노드(903) 및 (904)에서의 논리 게이트(902)의 출력은 OR 게이트의 제2 입력에서의 로우 논리 레벨을 나타내는 레벨로 유지된다. OR 게이트의 제2 입력을 그러한 방식으로 유지하는 것에 의해, OR 게이트는 그의 입력과 그의 출력 사이에서 신호에 대하여 본질적으로 투명하게 된다. 따라서, 예를 들어, 논리 게이트(902)의 인에이블 입력이 디스에이블될 때, OR 게이트(303)의 제2 입력에서의 신호에 의해 변경되는 일없이, 노드(301) 및 (302)에서의 신호는 OR 게이트(303)를 통과하여 노드(304) 및 (305)에서 각각 나타난다.

따라서, 노드(804)가 로우 논리 레벨을 가질 때, 논리 게이트(902)의 인에이블 입력은 고장 안전 클럭 신호가 노드(304) 및 (305)에서의 OR 게이트(303)의 출력에 영향을 주는 것을 방지함으로써, 본 발명의 고장 안전 클럭 특징을 디스에이블한다. 노드(804)가 로우 논리 레벨을 가질 때, 매우 작은 양의 사전 보상 만이 필요하고 OR 게이트(303)의 출력에서 발생하는 좁은 펄스의 위험도 적으므로, 이 특징은 노드(804)가 로우 논리 레벨을 가질 때 안전하고 형편좋게 디스에이블될 수 있으므로, 따라서, 고장 안전 클럭 특징은 필요한 사전 보상의 양에 따라 선택적으로 인에이블된다.

도 3b는 도 3a 회로 신호의 파형 및 타이밍 관계를 도시한 타이밍도이다.

파형(342)은 노드(104)에서의 신호 CLK를 나타낸다. 파형(343)은 노드(306)에서의 신호 WDT를 나타낸다. 파형(344)는 노드(158)에서의 신호 WPL을 나타낸다. 파형(345)은 노드(157)에서의 신호 Vip와 노드(156)에서의 신호 Vin 사이의 차분(즉, Vip - Vin)을 나타낸다. 파형(346)은 노드(104)에서의 신호 CLK와 위상이 반대인 고장 안전 클럭을 나타낸다. 노드(104)에서의 신호 CLK 및 노드(105)에서의 신호 CLK^*가 상보적인 것이 바람직하므로, 고장 안전 클럭은 노드(104)에서의 신호 CLK와 노드(105)에서의 신호 CLK^*를 교환함으로써 얻어질 수 있다. 파형(347)은 노드(304)에서의 신호 ORout를 나타낸다. 파형(348)은 노드(309)에서의 신호 WDT를 나타낸다. 파형(349)은 노드(312)에서의 신호 WDout를 나타낸다.

도 3b는 본 발명의 고장 안전 메카니즘이 실시될 때 도 3a의 회로의 파형을 도시한 것이다. 펄스(360),(361), (362), (363), (364), (365), (366)는 수반되는 사전 보상의 양에 따라 폭이 변할 수 있다. "좁은 펄스 #1"이 붙은 펄스(362)는 고장 안전 메카니즘이 항상 기원되고 작은 양의 사전 보상이 기원되면 매우 좁을 수 있다. 고장 안전 메카니즘이 연속적으로 인에이블되고 좁은 펄스를 갖는 위험은 바람직하지 않으므로, 본 발명은 큰 사전 보상이 요구될 때만 고장 안전을 인에이블하는 회로에 내장된 논리에 의해 실시되는 것이 좋다.

도 3c-1 및 도 3c-2는 도 3a와 동일한 원리에 따른 우수한 구현을 설명하는 개략도이다.

도 3c-1 및 도 3c-2는 도 1의 회로와 다음과 같은 차이점을 갖는다. 먼저, 고장 안전 클럭은 더 양호한 제어를 위해, 트랜지스터(316), (317), (318), (319) 및 저항(320), (321)을 포함하는 에미터 폴로우쌍을 통해 CLK 및 CLK^*를 버퍼링함으로써 내부적으로 발생된다. 두번째로, 도 1의 AND 게이트(143)는 트랜지스터(331), (332)를 더함으로써 기입 사전 보상 회로의 본체 내부로 이동되어 있다. 이것은 비교기(314)의 재발생 동작의 고속화를 돕는다. AND 동작은 트랜지스터(133), (134), (331), (332)에 의해 실행된다. 도 3c-1 및 도 3c-2의 OR 게이트(328)는 본질에 있어서 그의 정의 천이가 기입 타이밍을 지시하는 비교기로 된다. 세번째로, 도 3b의 좁은 펄스 #1의 발생을 피하기 위해, DAC의 MSB는 고장 안전 메카니즘을 인에이블 또는 디스에이블하기위해 사용된다. 이것에 의하면, 고장 안전 메카니즘은 최상위 비트(MSB)가 하이일 때에만 기원된다. 확실히, MSB가 하이일때 다른 DAC 세트하에서 메카니즘을 기원하기 위해 선택할 수 있다.

도 3d-1 및 도 3d-2는 본 발명의 다른 실시예를 도시한 개략도이다.

도 3d-1 및 도 3d-2는 펄스(362)로서 도 3b의 파형(347)("좁은 펄스 #2")에 도시한 노드(329) 및 (330)에서의 좁은 펄스(신호 ORout)가 회피되는 본 발명의 실시예를 도시한 것이다. 이 좁은 펄스는 고장 안전 신호(노드(105)에서의 신호 CLK^*)와 노드(158)에서의 신호 WPL을 AND함으로써 회피된다. OR 게이트의 출력에서의 좁은 펄스를 회피함으로써, 본 발명은 기입 사전 보상 회로가 노이즈 및 지터에 덜 민감하게 한다.

도 3d-1 및 도 3d-2의 회로는 도 3c-1 및 도 3c-2의 회로와 다음과 같은 차이점을 갖는다. 노드(104) 및 (105)에서의 상보 입력 CLK 및 CLK^*는 트랜지스터(334), (106), (129) 및 트랜지스터(333), (107), (128)에 각각 결합된다. 노드(104)에서의 입력 CLK는 트랜지스터(106)의 베이스 및 트랜지스터(129)의 베이스뿐만아니라 트랜지스터(334)의 베이스에 결합된다. 노드(105)에서의 입력 CLK^*는 트랜지스터(107)의 베이스 및 트랜지스터(128)의 베이스뿐만 아니라 트랜지스터(333)의 베이스에 결합된다. 정의 전압원 V+는 저항(339)의 제1 단자 및 저항(340)의 제1 단자에 결합된다. 저항(339)의 제2 단자는 트랜지스터(316)의 베이스 및 트랜지스터(333)의 컬렉터에 결합된다. 저항(340)의 제2 단자는 트랜지스터(317)의 베이스, 트랜지스터(334)의 컬렉터 및 트랜지스터(336)의 컬렉터에 결합된다. 트랜지스터(333)의 에미터 및 트랜지스터(334)의 에미터는 트랜지스터(335)의 컬렉터에 결합된다. 노드(158) 및 노드(159)에서의 상보 입력 WPL 및 WPL^*는 각각 트랜지스터(335)의 베이스 및 트랜지스터(336)의 베이스에 결합된다. 트랜지스터(335)의 에미터 및 트랜지스터(336)의 에미터는 트랜지스터(337)의 컬렉터에 결합된다. 노드(110)에서의 입력 Vbias는 트랜지스터(111), (318), (319), (123), (124), (135), (139), (140)의 베이스 뿐만 아니라 트랜지스터(337)의 베이스에결합된다. 트랜지스터(337)의 에미터는 저항(338)의 제1 단자에 결합된다. 저항(338)의 제2 단자는 노드(151)에서 접지에 결합된다.

도 3e는 도 3d-1 및 도 3d-2 회로 신호의 파형 및 타이밍 관계를 도시한 것이다.

도 3e는 도 3b의 좁은 펄스 #2가 본 발명에 의해 더이상 존재하지 않아 회피된 것을 보여준다.

도 4a는 클럭 신호의 듀티 사이클을 증가시킴으로써 사전 보상의 범위를 확장하는 본 발명의 실시예를 도시한 개략도 및 그 회로 신호의 파형 및 타이밍 관계를 도시한 대응 타이밍도이다.

도 4a의 회로는 지연 소자(401) 및 OR 게이트(402)를 포함하는 회로(441)를 포함한다. 입력 CLK(403)은 OR 게이트(402)의 제1 입력 및 지연 소자(401)의 입력에 결합된다. 노드(404)에서의 지연 소자(401)의 출력은 OR 게이트(402)의 제2 입력에 결합된다. OR 게이트(402)의 출력은 출력 OUT를 제공한다.

도 4a는 본 발명이 사전 보상의 범위를 확장하는 방법을 설명한다. 노드(104)에서의 클럭 신호 CLK와 노드(404)에서의 td만큼 지연된 클럭 신호가 OR되어 클럭 신호의 듀티 사이클이 변경된다. 도 4a에서 확장된 기간 TH는 더 긴 사전 보상 지연을 발생하도록 사용된다.

도 4b는 본 발명에 따른 지연 발생기를 도시한 개략도이다.

노드(150)에서의 정의 전압원 V+은 전류원(406)의 제1 단자, 저항(407)의 제1 단자, 트랜지스터(413)의 컬렉터, 트랜지스터(414)의 컬렉터, 트랜지스터(409)의 베이스 및 트랜지스터(409)의 컬렉터에 결합된다. 전류원(406)의 제2 단자는 저항(407)의 제2 단자, 트랜지스터(413)의 베이스, 트랜지스터(414)의 베이스 및 전류원(408)의 제1 단자에 결합된다.

노드(411)에서의 입력 Vbias는 트랜지스터(412)의 베이스에 결합된다. 트랜지스터(409)의 에미터는 트랜지스터(410)의 에미터에 결합된다. 트랜지스터(410)의 컬렉터는 트랜지스터(410)의 베이스, 트랜지스터(415)의 베이스, 트랜지스터(416)의 베이스 및 트랜지스터(412)의 컬렉터에 결합된다. 트랜지스터(412)의 에미터는 저항(430)의 제1 단자에 결합된다. 저항(430)의 제2 단자는 노드(151)에서 접지에 결합된다.

노드(150)에서의 정의 전원 V+는 커패시터(417)의 제1 단자, 전류원(419)의 제1 단자, 전류원(420)의 제1 단자 및 커패시터(418)의 제1 단자에 결합된다. 트랜지스터(413)의 에미터는 트랜지스터(415)의 에미터, 커패시터(417)의 제2 단자, 전류원(419)의 제2 단자, 트랜지스터(106)의 컬렉터 및 트랜지스터(423)의 베이스에 결합된다. 트랜지스터(414)의 에미터는 트랜지스터(416)의 에미터, 커패시터(418)의 제2 단자, 전류원(420)의 제2 단자, 트랜지스터(107)의 컬렉터 및 트랜지스터(422)의 베이스에 결합된다. 트랜지스터(415)의 컬렉터 및 트랜지스터(416)의 컬렉터는 노드(151)에 결합된다.

노드(104)에서의 입력 CLK는 트랜지스터(106)의 베이스에 결합된다. 노드(105)에서의 입력 CLK^*는 트랜지스터(107)의 베이스에 결합된다. 트랜지스터(106)의 에미터 및 트랜지스터(107)의 에미터는 트랜지스터(111)의 컬렉터에 결합된다. 노드(421)에서의 입력 Vadj는 트랜지스터(111)의 베이스, 트랜지스터(424)의 베이스 및 트랜지스터(425)의 베이스에 결합된다. 트랜지스터(111)의 에미터는 저항(112)의 제1 단자에 결합된다. 저항(112)의 제2 단자는 노드(151)에서 접지에 결합된다.

노드(150)에서의 정의 전원 V+는 트랜지스터(422)의 컬렉터 및 트랜지스터(423)의 컬렉터에 결합된다. 트랜지스터(422)의 에미터는 트랜지스터(424)의 컬렉터 및 노드(428)에서 출력 OUT에 결합된다. 트랜지스터(423)의 에미터는 트랜지스터(425)의 컬렉터 및 노드(429)에서 출력 OUT^*에 결합된다. 트랜지스터(424)의 에미터는 저항(426)의 제1 단자에 결합된다. 트랜지스터(425)의 에미터는 저항(427)의 제1 단자에 결합된다. 저항(426)의 제2 단자 및 저항(427)의 제2 단자는 노드(151)에서 접지에 결합된다.

도 4b는 본 발명이 제어 방식으로 지연 td(도 4a의 지연 소자(401)에 의함)를 발생하는 방법을 도시한다. 도 4b의 전류 Iadj가 시간 기준 발생기의 Vadj에 따르게 함으로써, td는 기본 클럭 기간의 백분율로서 대략 일정하게 된다. 지연 td는 △V/Iadj로 되어, Iadj에 반비례하거나 또는 단순하게 데이타 레이트를 추종한다. 따라서, 듀티 사이클은 제1차에 독립인 데이타 레이트로 된다. 그러나, 듀티 사이클(TH/Ttotal)은 데이타 레이트가 증가할 때 약간 변한다. 이것은 지연 td가 두개의 부분, 즉 데이타 레이트를 추종하는 부분과 비교적 일정하게 유지되는 부분으로 구성되기 때문이다. 넓은 데이타 레이트에 걸쳐 일정한 듀티 사이클을 유지하기 위해 도 4b에 도시한 바와 같이 작은 정정 전류를 삽입할 수 있다.

도 4c는 본 발명에 따라 사전 보상 범위의 확장을 제공하는 타이밍 발생기를 도시한 개략도이다.

회로(440)는 지연 소자(431), 트랜지스터(106), 트랜지스터(107), 트랜지스터(432), 트랜지스터(433), 트랜지스터(111), 저항(108), 저항(109) 및 저항(112)을 포함한다.

노드(104)에서의 입력 CLK는 트랜지스터(106)의 베이스 및 지연 소자(431)의 비반전 입력에 결합된다. 노드(105)에서의 입력 CLK^*는 트랜지스터(107)의 베이스 및 지연 소자(431)의 반전 입력에 결합된다. 지연 소자(431)의 비반전 출력은 트랜지스터(432)의 베이스에 결합된다. 지연 소자(431)의 반전 출력은 트랜지스터(433)의 베이스에 결합된다.

노드(150)에서의 정의 전원 V+는 저항(108)의 제1 단자, 저항(109)의 제1 단자, 트랜지스터(113)의 컬렉터 및 트랜지스터(114)의 컬렉터에 결합된다. 저항(108)의 제2 단자는 트랜지랜지스터(106)의 컬렉터, 트랜지스터(114)의 베이스에 결합된다. 저항(109)의 제2 단자는 트랜지스터(107)의 컬렉터, 트랜지스터(433)의 컬렉터, 및 트랜지스터(113)의 베이스에 결합된다. 트랜지스터(106)의 에미터 및 트랜지스터(107)의 에미터는 트랜지스터(432)의 컬렉터에 결합된다. 트랜지스터(432)의 에미터 및 트랜지스터(433)의 에미터는 트랜지스터(111)의 컬렉터에 결합된다. 노드(110)에서의 입력 Vbias는 트랜지스터(111)의 베이스에 결합된다. 트랜지스터(111)의 에미터는 저항(112)의 제1 단자에 결합된다. 저항(112)의 제2 단자는 노드(151)에서 접지에 결합된다.

노드(116)에서의 입력 Vadj는 지연 소자(431)의 입력 및 트랜지스터(434)의 베이스, 트랜지스터(435)의 베이스 및 트랜지스터(118)의 베이스에 결합된다. 트랜지스터(113)의 에미터는 노드(154)에서 출력(438), 커패시터(115)의 제1 단자, 트랜지스터(434)의 컬렉터 및 트랜지스터(435)의 컬렉터에 결합된다. 트랜지스터(114)의 에미터는 노드(155)에서 출력(439), 커패시터(115)의 제2 단자, 및 트랜지스터(118)의 컬렉터에 결합된다. 트랜지스터(434)의 에미터는 저항(436)의 제1 단자에 결합된다. 트랜지스터(435)의 에미터는 저항(437)의 제1 단자에 결합된다. 트랜지스터(118)의 에미터는 저항(120)의 제1 단자에 결합된다. 저항(436)의 제2 단자, 저항(437)의 제2 단자 및 저항(120)의 제2 단자는 노드(151)에서 접지에 결합된다.

도 4c는 도 1의 기입 사전 보상 회로의 범위를 확장하기 위해 본 발명을 사용하는 것을 설명한다. 도 4a의 OR 게이트(402)는 타이밍 발생기의 입력단에 내장되는 것이 바람직하다. 전하 보존을 위해, I1^*TL=I2^*TH(여기서, I1은 노드(154)를 통과하는 전류, I2는 노드(155)를 통과하는 전류, TL은 클럭 신호 CLK가 로우 논리 레벨로 있는 시간, TH는 클럭 신호가 하이 논리 레벨로 있는 시간임)이 유지되어야 하고, 그렇지 않으면 삼각형 타이밍 발생기의 바이어스점은 선형 범위 밖으로 시프트하는 것에 주의한다. 통상, I2에 대한 I1의 예측가능한 비율을 얻기 위해, 그 비율은 집적 회로(IC)에서 용이하게 구현될 수 있는 예를 들면 2로 제한되어야 한다. 스윙 △V는 그러한 듀티 사이클이 산출되도록 조정되어야 한다. (2의 비율은 66.7% 듀티 사이클에 대응한다.) 통상 스윙은 처리되고 온도 독립적으로 되도록 밴드갭 전압에서 떨어져 발생된다.

도 4d-1 및 도 4d-2는 도 4c-1 및 도 4c-2의 타이밍 발생기의 신호의 파형 및 타이밍 관계를 도시한 것이다.

파형(446)은 노드(104)에서의 클럭 신호 CLK를 나타낸다. 파형(447)은 노드(160)에서의 신호 WDT를 나타낸다. 파형(448)은 노드(109)와 (108) 사이의 신호를 나타낸다. 파형(449)은 커패시터(115) 양단의 신호 Vc를 나타낸다. 파형(450)은 노드(162)에서의 신호 WPT를 나타낸다. 파형(451)은 노드(164)에서의 신호 WOout를 나타낸다.

따라서, 돌발 고장을 방지하고(즉, 고장 안전) 기입 사전 보상 회로의 범위를 확장하는 방법 및 장치가 제공되었다.

도 1은 대표적인 기입 사전 보상 회로를 도시한 개략도.

도 2는 도 1의 회로 신호의 파형 및 타이밍 관계를 도시한 타이밍도.

도 3a는 본 발명의 하나의 실시예를 도시한 개략도.

도 3b는 도 3a의 회로 신호의 파형 및 타이밍 관계를 도시한 타이밍도.

도 3c-1 및 도 3c-2는 본 발명의 일 실시예를 도시한 개략도.

도 3d-1 및 도 3d-2는 본 발명의 일 실시예를 도시한 개략도.

도 3e는 도 3d-1 및 도 3d-2의 회로 신호의 파형 및 타이밍 관계를 도시한 타이밍도.

도 4a는 사전 보상 범위를 확장하는 본 발명의 하나의 실시예를 도시한 개략도 및 회로 신호의 파형 및 타이밍 관계를 도시한 대응 타이밍도.

도 4b는 본 발명에 따른 지연 발생기를 도시한 개략도.

도 4c는 본 발명에 따른 사전 보상의 범위를 확장하는 타이밍 발생기를 도시한 개략도.

도 4d는 도 4c의 타이밍 발생기의 신호의 파형 및 타이밍 관계를 도시한 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

303, 328 402 : OR 게이트

143, 308 : AND 게이트

311 : 플립플롭

358 : 클럭 발생 수단

359 : 지연 신호 발생 수단

401, 431 : 지연 소자

801 : 디지탈-아날로그 변환기

902 : 논리 게이트

Claims (26)

1. 기입 사전 보상 회로(write precompensation circuit)에 있어서,

   클럭 신호를 제공하는 클럭 발생기;

   상기 클럭 발생기에 결합되어, 상기 클럭 신호를 수신하고 타이밍 발생기 출력 신호를 발생하는 타이밍 발생기 회로;

   상기 타이밍 발생기에 결합되어, 상기 타이밍 발생기 출력 신호를 수신하고, 상기 타이밍 발생기 출력 신호에 대하여 비교를 실행하는 비교기 회로;

   상기 클럭 신호를 수신하고, 상기 클럭 신호와 지연된 기입 모드 신호의 논리 곱(logical AND)에 기초하여 고장 안전 클럭 신호(failsafe clock signal)를 제공하는 고장 안전 클럭 발생기; 및

   상기 비교기 회로 및 상기 고장 안전 클럭 발생기에 결합되어, 상기 비교기 회로로부터 비교기 신호를 수신하고, 상기 고장 안전 클럭 신호를 수신하며, OR 출력 신호를 제공하는 OR 게이트

   를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
2. 제1항에 있어서,

   기입 모드 신호를 제공하는 기입 모드 신호 발생 수단;

   상기 OR 게이트 및 상기 기입 모드 신호 발생 수단에 결합되어, 상기 OR 출력 신호 및 상기 기입 모드 신호를 수신하며, AND 출력 신호를 제공하는 AND 게이트; 및

   상기 AND 게이트에 결합되어, 상기 AND 출력 신호를 수신하며, 플립플롭 출력 신호를 제공하는 플립플롭 회로

   를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
3. 제2항에 있어서, 상기 비교기 신호는 상기 타이밍 발생기 출력 신호로부터 구해지는 것을 특징으로 하는 기입 사전 보상 회로.
4. 제2항에 있어서, 상기 비교기는 비교기 출력 신호를 제공하고, 상기 비교기 신호는 상기 비교기 출력 신호로부터 구해지는 것을 특징으로 하는 기입 사전 보상 회로.
5. 제2항에 있어서,

   상기 OR 게이트에 결합되어, 많은 양의 사전 보상이 요구될 때 상기 OR 출력 신호를 선택하고, 적은 양의 사전 보상이 요구될 때 상기 OR 출력 신호를 선택하지 않는 선택 수단을 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
6. 제2항에 있어서, 상기 클럭 신호, 상기 타이밍 발생기 출력 신호, 상기 지연된 기입 모드 신호, 상기 고장 안전 클럭 신호, 상기 OR 출력 신호, 상기 기입 모드 신호, 상기 AND 출력 신호 및 상기 플립플롭 출력 신호는 차동(differential) 신호들인 것을 특징으로 하는 기입 사전 보상 회로.
7. 제1항에 있어서, 상기 클럭 신호, 상기 타이밍 발생기 출력 신호, 상기 지연된 기입 모드 신호, 상기 고장 안전 클럭 신호 및 상기 OR 출력 신호는 차동 신호들인 것을 특징으로 하는 기입 사전 보상 회로.
8. 기입 사전 보상 회로에 있어서,

   클럭 신호를 제공하는 클럭 발생 수단;

   상기 클럭 발생 수단에 결합되어, 상기 클럭 신호를 수신하고 타이밍 발생기 출력 신호를 제공하는 타이밍 발생기 회로;

   상기 타이밍 발생기 회로에 결합되어, 상기 타이밍 발생기 출력 신호를 수신하고 상기 타이밍 발생기 출력 신호에 대하여 비교를 실행하는 비교기 회로;

   상기 클럭 신호의 위상과 반대 위상을 갖는 반대 위상 클럭 신호를 제공하는 반대 위상 클럭 발생 수단;

   이전 데이타 비트를 저장하고, 이전 데이타 비트 신호를 제공하는 이전 데이타 비트 저장 수단;

   상기 반대 위상 클럭 신호 및 상기 이전 데이타 비트 신호를 수신하고, 고장 안전 클럭 신호를 제공하는 제1 AND 게이트; 및

   상기 비교기 회로로부터 비교기 신호를 수신하고, 상기 고장 안전 클럭 신호를 수신하며, OR 출력 신호를 제공하는 OR 게이트

   를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
9. 제8항에 있어서,

   기입 모드 신호를 제공하는 기입 모드 신호 발생 수단;

   상기 OR 출력 신호 및 상기 기입 모드 신호를 수신하며, AND 출력 신호를 제공하는 제2 AND 게이트; 및

   상기 제2 AND 게이트에 결합되어, 상기 AND 출력 신호를 수신하며, 플립플롭 출력 신호를 제공하는 플립플롭 회로

   를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
10. 제9항에 있어서, 상기 비교기 신호는 상기 타이밍 발생기 출력 신호로부터 구해지는 것을 특징으로 하는 기입 사전 보상 회로.
11. 제9항에 있어서, 상기 비교기 회로는 비교기 출력 신호를 제공하고, 상기 비교기 신호는 상기 비교기 출력 신호로부터 구해지는 것을 특징으로 하는 기입 사전 보상 회로.
12. 제9항에 있어서,

    상기 OR 게이트에 결합되어, 많은 양의 사전 보상이 요구될 때 상기 OR 출력 신호를 선택하고, 적은 양의 사전 보상이 요구될 때 상기 OR 출력 신호를 선택하지 않는 선택 수단을 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
13. 제9항에 있어서, 상기 클럭 신호, 상기 타이밍 발생기 출력 신호, 상기 반대 위상 클럭 신호, 상기 이전 데이타 비트 신호, 상기 고장 안전 클럭 신호, 상기 OR 출력 신호, 상기 기입 모드 신호, 상기 AND 출력 신호 및 상기 플립플롭 출력 신호는 차동 신호들인 것을 특징으로 하는 기입 사전 보상 회로.
14. 제8항에 있어서, 상기 클럭 신호, 상기 타이밍 발생기 출력 신호, 상기 반대 위상 클럭 신호, 상기 이전 데이타 비트 신호, 상기 고장 안전 클럭 신호 및 상기 OR 출력 신호는 차동 신호들인 것을 특징으로 하는 기입 사전 보상 회로.
15. 기입 사전 보상 회로에 있어서,

    클럭 신호를 제공하는 클럭 발생 수단,

    상기 클럭 신호를 지연시켜, 지연된 클럭 신호를 발생하는 지연 수단; 및

    상기 클럭 신호 및 상기 지연된 클럭 신호를 수신하며, 확장된 듀티 사이클 클럭 신호를 제공하는 OR 게이트

    를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
16. 제15항에 있어서, 상기 클럭 신호의 넓은 주파수 범위에 걸쳐 일정한 듀티 사이클이 유지되도록 상기 확장된 듀티 사이클 클럭 신호를 보상하는 보상 수단을 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
17. 제16항에 있어서, 상기 클럭 신호, 상기 지연된 클럭 신호, 및 상기 확장된 듀티 사이클 클럭 신호는 차동 신호들인 것을 특징으로 하는 기입 사전 보상 회로.
18. 기입 사전 보상 회로에 있어서,

    상보적인 제1 클럭 신호 및 제2 클럭 신호를 제공하는 클럭 발생 수단;

    상기 클럭 발생 수단에 결합되어, 상기 제1 클럭 신호를 수신하며, 제1 트랜지스터 출력 신호를 제공하는 제1 트랜지스터;

    상기 클럭 발생 수단에 결합되어, 상기 제2 클럭 신호를 수신하며, 제2 트랜지스터 출력 신호를 제공하는 제2 트랜지스터;

    이전 데이타 비트 신호를 발생하는 이전 데이타 비트 신호 발생 수단;

    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 이전 데이타 비트 신호 발생 수단에 결합되어, 이전 데이타 비트 신호를 수신하며, 논리곱(logical AND) 함수를 제공하는 제3 트랜지스터;

    상기 제1 트랜지스터에 결합되어, 상기 제1 트랜지스터 출력 신호를 수신하며, 제4 트랜지스터 출력 신호를 제공하는 제4 트랜지스터;

    상기 제2 트랜지스터에 결합되어, 상기 제2 트랜지스터 출력 신호를 수신하며, 제5 트랜지스터 출력 신호를 제공하는 제5 트랜지스터; 및

    상기 제4 트랜지스터에 결합되어 상기 제4트랜지스터 출력 신호를 수신하는 비반전 제1 차동 입력, 상기 제5 트랜지스터에 결합되어 상기 제5 트랜지스터 출력 신호를 수신하는 반전 제1 차동 입력, 비반전 제2 차동 입력, 반전 제2 차동 입력, 비반전 차동 출력 및 반전 차동 출력을 갖는 OR 게이트

    를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
19. 제18항에 있어서,

    상기 비반전 차동 OR 게이트 출력에 결합된 비반전 제1 차동 AND 게이트 입력, 상기 반전 차동 OR 게이트 출력에 결합된 반전 제1 차동 AND 게이트 입력, 비반전 제2 차동 AND 게이트 입력, 반전 제2 차동 AND 게이트 입력, 비반전 차동 AND 게이트 출력 및 반전 차동 AND 게이트 출력을 갖는 AND 게이트를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
20. 제19항에 있어서, 상기 비반전 차동 AND 게이트 출력에 결합된 비반전 차동 플립플롭 입력 및 상기 반전 차동 AND 게이트 출력에 결합된 반전 차동 플립플롭 입력을 갖는 플립플롭을 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
21. 기입 사전 보상 회로에 있어서,

    상보적인 제1 클럭 신호 및 제2 클럭 신호를 제공하는 클럭 발생 수단;

    상기 클럭 발생 수단에 결합되어, 상기 제1 클럭 신호를 수신하며, 제1 트랜지스터 출력 신호를 제공하는 제1 트랜지스터;

    상기 클럭 발생 수단에 결합되어, 상기 제2 클럭 신호를 수신하며, 제2 트랜지스터 출력 신호를 제공하는 제2 트랜지스터;

    상기 클럭 발생 수단에 결합되어, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하며, 지연 출력 신호를 제공하는 지연 수단; 및

    상기 지연 수단에 결합되어, 상기 지연 출력 신호를 수신하며, 논리합(logical OR) 함수를 제공하는 제3 트랜지스터

    를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
22. 제21항에 있어서, 상기 지연 수단은,

    상기 클럭 발생 수단에 결합되어, 상기 제1 클럭 신호를 수신하며, 제4 트랜지스터 출력 신호를 제공하는 제4 트랜지스터; 및

    상기 클럭 발생 수단에 결합되어, 상기 제2 클럭 신호를 수신하며, 제5 트랜지스터 출력 신호를 제공하는 제5 트랜지스터

    를 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
23. 제22항에 있어서, 상기 지연 수단은,

    상기 제4 트랜지스터에 결합되어, 상기 제4 트랜지스터 출력 신호를 수신하며, 제6 트랜지스터 출력 신호를 제공하는 제6 트랜지스터; 및

    상기 제5 트랜지스터에 결합되어, 상기 제5 트랜지스터 출력 신호를 수신하며, 제7 트랜지스터 출력 신호를 제공하는 제7 트랜지스터

    를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
24. 제23항에 있어서, 상기 지연 수단은,

    상기 제1 클럭 신호의 주파수에 대한 듀티 사이클 변동을 방지하기 위해 상기 제6 트랜지스터에 전류를 주입하는 전류 주입 수단을 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
25. 제24항에 있어서, 상기 지연 수단은,

    상기 제1 트랜지스터에 결합된 제1 전류원;

    상기 제2 트랜지스터에 결합된 제2 전류원;

    상기 제1 전류원 양단에 병렬로 결합된 제1 커패시터; 및

    상기 제2 전류원 양단에 병렬로 결합된 제2 커패시터

    를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.
26. 제18항에 있어서,

    상기 기입 사전 보상 회로의 동작을 제어하는 전류를 제공하는 전류 출력 및 디지탈 정보를 수신하는 디지탈 입력을 가지는 디지탈-아날로그 변환기 - 상기 디지탈 입력은 상기 디지탈 정보의 최상위 비트를 전달하는 노드를 포함함 - ; 및

    상기 클럭 발생 수단에 결합되어 상기 제1 클럭 신호를 수신하는 비반전 논리 게이트 차동 입력, 상기 클럭 발생 수단에 결합되어 상기 제2 클럭 신호를 수신하는 반전 논리 게이트 차동 입력, 상기 노드에 결합되고 상기 디지탈 정보의 상기 최상위 비트의 상태에 기초하여 상기 논리 게이트를 선택적으로 인에이블하는 인에이블 입력, 비반전 논리 게이트 차동 출력 및 반전 논리 게이트 차동 출력을 갖는 논리 게이트

    를 더 포함하는 것을 특징으로 하는 기입 사전 보상 회로.

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