JPH02117207A - クロックデューティ調整回路 - Google Patents
クロックデューティ調整回路Info
- Publication number
- JPH02117207A JPH02117207A JP27147488A JP27147488A JPH02117207A JP H02117207 A JPH02117207 A JP H02117207A JP 27147488 A JP27147488 A JP 27147488A JP 27147488 A JP27147488 A JP 27147488A JP H02117207 A JPH02117207 A JP H02117207A
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- duty
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル通信装置などで使用されるクロッ
クデユーティ調整回路に関するものである。
クデユーティ調整回路に関するものである。
（従来の技術）
ディジタル通信装置などでは、所定周波数のクロック信
号をその周波数のままでデユーティだけを変更したり所
定の値のデユーティに揃えたりしたい場合があり、この
ような場合クロックデユーティ調整回路が使用される。
号をその周波数のままでデユーティだけを変更したり所
定の値のデユーティに揃えたりしたい場合があり、この
ような場合クロックデユーティ調整回路が使用される。
このようなりロックデユーティ調整回路の典型的なもの
は、第４図に示すように、同調回路２１、リミタアンプ
２２、遅延回路２３及びオアゲート２４から構成されて
いる。
は、第４図に示すように、同調回路２１、リミタアンプ
２２、遅延回路２３及びオアゲート２４から構成されて
いる。
第５図と第６図の波形図に示すように、同調回路２１は
、入力端子ＩＮに供給されるクロック信号ａからこのク
ロック周波数の正弦波すを生成する。このクロック周波
数の正弦波すは、リミタアンプ２２で適宜なデユーティ
の二値信号のクロック信号Ｃに変換され、オアゲート２
４の一方の入力端子に直接供給される。このクロ・ツク
信号Ｃは、遅延回路２３を経て所定時間遅延されたクロ
・ツク信号ｄとなり、オアゲート２４の他方の入力端子
に供給される。この結果、オアゲート２４から所望のデ
ユーティのクロック信号ｅが出力され、出力端ＯＵＴに
供給される。
、入力端子ＩＮに供給されるクロック信号ａからこのク
ロック周波数の正弦波すを生成する。このクロック周波
数の正弦波すは、リミタアンプ２２で適宜なデユーティ
の二値信号のクロック信号Ｃに変換され、オアゲート２
４の一方の入力端子に直接供給される。このクロ・ツク
信号Ｃは、遅延回路２３を経て所定時間遅延されたクロ
・ツク信号ｄとなり、オアゲート２４の他方の入力端子
に供給される。この結果、オアゲート２４から所望のデ
ユーティのクロック信号ｅが出力され、出力端ＯＵＴに
供給される。
上述のクロックデユーティ調整回路では、リミタアンプ
の振幅制限闇値電圧と遅延回路の遅延時間の調整により
、入力クロック信号のデユーティを任意の値に調整でき
る。従って、入力り口・ツク信号のデユーティが第５図
に例示するように５０％以上の場合でも、第６図に例示
するように５０％以下の場合でも、クロック周波数が一
定である限り、リミタアンプの闇値と遅延時間の調整に
よりほぼ５０％のデユーティのクロック信号を作成でき
る。
の振幅制限闇値電圧と遅延回路の遅延時間の調整により
、入力クロック信号のデユーティを任意の値に調整でき
る。従って、入力り口・ツク信号のデユーティが第５図
に例示するように５０％以上の場合でも、第６図に例示
するように５０％以下の場合でも、クロック周波数が一
定である限り、リミタアンプの闇値と遅延時間の調整に
よりほぼ５０％のデユーティのクロック信号を作成でき
る。
（発明が解決しようとする課題）
上記従来のクロックデユーティ調整回路では、クロック
信号の再生にアナログの同調回路やりミタアンブを用い
ているので、回路が大型、複雑、高価になるという問題
がある。
信号の再生にアナログの同調回路やりミタアンブを用い
ているので、回路が大型、複雑、高価になるという問題
がある。
また、異なるクロック周波数ごとに異なる同調帯域の同
調回路を必要とするので、汎用性に乏しいという問題も
ある。
調回路を必要とするので、汎用性に乏しいという問題も
ある。
更に、リミタアンプの振幅制限闇値電圧の調整でデユー
ティを調整している関係上振幅の動作マージシンが小さ
く、またある程度小さなデユーティ値のクロックを作成
するのが困難であるという問題もある。
ティを調整している関係上振幅の動作マージシンが小さ
く、またある程度小さなデユーティ値のクロックを作成
するのが困難であるという問題もある。
（課題を解決するための手段）
本発明のクロックデユーティ調整回路は、入力端子に供
給される入力クロック信号を遅延させる遅延回路と、こ
の遅延回路から出力される遅延クロック信号と入力クロ
ック信号との論理和を作成し出力する論理和回路と、入
力クロック信号の二値状態を反転する第１の反転回路と
、遅延クロック信号の二値状態を反転する第２の反転回
路と、第１．第２の反転回路から出力されるクロック信
号どうしの論理和を生成しこれを反転して出力する論理
和反転回路と、上記論理和回路の出力と上記論理和反転
回路の出力のうち一方を選択して出力端子に供給する出
力選択回路とを備え、小型、簡易、安価な論理ゲートを
使用してクロ、タデューティの調整を実現するように構
成されている。
給される入力クロック信号を遅延させる遅延回路と、こ
の遅延回路から出力される遅延クロック信号と入力クロ
ック信号との論理和を作成し出力する論理和回路と、入
力クロック信号の二値状態を反転する第１の反転回路と
、遅延クロック信号の二値状態を反転する第２の反転回
路と、第１．第２の反転回路から出力されるクロック信
号どうしの論理和を生成しこれを反転して出力する論理
和反転回路と、上記論理和回路の出力と上記論理和反転
回路の出力のうち一方を選択して出力端子に供給する出
力選択回路とを備え、小型、簡易、安価な論理ゲートを
使用してクロ、タデューティの調整を実現するように構
成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例のクロックデユーティ調整
回路の構成を示すブロック図であり、ＩＮは調整対象の
クロックの入力端子、１１は遅延回路、１２は論理和回
路、１３．１４は反転回路、１５は論理和反転回路、１
６は選択回路、ＯＵＴは出力端子である。
回路の構成を示すブロック図であり、ＩＮは調整対象の
クロックの入力端子、１１は遅延回路、１２は論理和回
路、１３．１４は反転回路、１５は論理和反転回路、１
６は選択回路、ＯＵＴは出力端子である。
第２図と第３図の波形図に示すように、入力端子ＩＮに
供給されるクロック信号Ａは、論理和回路１２の一方の
入力端子に供給されると共に、遅延回路１１において所
定時間の遅延を受は遅延クロック信号Ｂとなって論理和
回路１２の他方の入力端子に供給される。従って、論理
和回路１２からは、入力クロック信号よりもクロック周
期に対する遅延時間率だけ大きなデユーティのクロック
信号Ｃが出力される。
供給されるクロック信号Ａは、論理和回路１２の一方の
入力端子に供給されると共に、遅延回路１１において所
定時間の遅延を受は遅延クロック信号Ｂとなって論理和
回路１２の他方の入力端子に供給される。従って、論理
和回路１２からは、入力クロック信号よりもクロック周
期に対する遅延時間率だけ大きなデユーティのクロック
信号Ｃが出力される。
一方、入力端子ＩＮに供給されるクロック信号Ａは反転
回路１３に供給され、二値状態が反転されたクロック信
号りとなって論理和反転回路１５の一方の入力端子に供
給される。この論理和反転回路１５の他方の入力端子に
は、上述の遅延クロック信号Ｂの二値状態が反転回路１
４において反転されたクロック信号Ｅが供給される。論
理和反転回路１５は、各入力端子に供給される信号の論
理和を作成し、更にその二値状態を反転することにより
入力クロック信号Ａよりもクロック周期に対する遅延時
間率だけ小さなデユーティのクロック信号Ｆを出力する
。
回路１３に供給され、二値状態が反転されたクロック信
号りとなって論理和反転回路１５の一方の入力端子に供
給される。この論理和反転回路１５の他方の入力端子に
は、上述の遅延クロック信号Ｂの二値状態が反転回路１
４において反転されたクロック信号Ｅが供給される。論
理和反転回路１５は、各入力端子に供給される信号の論
理和を作成し、更にその二値状態を反転することにより
入力クロック信号Ａよりもクロック周期に対する遅延時
間率だけ小さなデユーティのクロック信号Ｆを出力する
。
選択回路１６は、所望デユーティ値の大小に応じて接点
を切り替えることにより、所望のクロック信号を出力端
子ＯＵＴに供給する。
を切り替えることにより、所望のクロック信号を出力端
子ＯＵＴに供給する。
このように、入力クロック信号のデユーティが第２図に
例示するように５０％以上の場合でも、第３図に例示す
るように５０％以下の場合でも、クロック周波数が一定
である限り、原クロツク信号のデユーティよりも遅延時
間率のふんだけ大きいかあるいは小さなデユーティを有
するクロック信号を選択的に出力できる。この選択によ
る粗調整と、遅延回路１１の遅延時間の調整による微調
整とを組合せることにより、デユーティ値を広い周波数
範囲にわたって高精度に調整できる。
例示するように５０％以上の場合でも、第３図に例示す
るように５０％以下の場合でも、クロック周波数が一定
である限り、原クロツク信号のデユーティよりも遅延時
間率のふんだけ大きいかあるいは小さなデユーティを有
するクロック信号を選択的に出力できる。この選択によ
る粗調整と、遅延回路１１の遅延時間の調整による微調
整とを組合せることにより、デユーティ値を広い周波数
範囲にわたって高精度に調整できる。
（発明の効果）
以上詳細に説明したように、本発明のクロックデユーテ
ィ調整回路はアナログの同調回路やりミタ了ンブを使用
しない構成であるから、回路が小型、簡易、安価になる
。また、広い周波数帯にわたる各種のクロック信号に適
用でき、汎用性に冨むという利点もある。
ィ調整回路はアナログの同調回路やりミタ了ンブを使用
しない構成であるから、回路が小型、簡易、安価になる
。また、広い周波数帯にわたる各種のクロック信号に適
用でき、汎用性に冨むという利点もある。
さらに、デユーティの調整を出力の選択による粗調整と
遅延量の調整による微調整という２段構えで行えるので
、容易かつ高精度の調整が可能になるとい効果が奏され
る。
遅延量の調整による微調整という２段構えで行えるので
、容易かつ高精度の調整が可能になるとい効果が奏され
る。
また、リミタアンプの闇値電圧の変更によらずデユーテ
ィを調整できるため、大きな振幅マージンのもとての動
作が可能であると共に、小さなデユーティのクロックも
容易に作成できる。
ィを調整できるため、大きな振幅マージンのもとての動
作が可能であると共に、小さなデユーティのクロックも
容易に作成できる。
第１図は本発明の一実施例のクロックデユーティ調整回
路の構成を示すブロック図、第２図と第３図は第１図の
回路の動作を説明するための波形図、第４図は従来のク
ロックデユーティ調整回路の構成を示すブロック図、第
５図と第６図は第４図の回路の動作例を説明するための
波形図である。 ＩＮ・・・入力端子、１１・・・遅延回路、１２・・・
論理和回路、１３．１４・・・反転回路、１５・・・論
理相反転回路、１６・・・選択回路、ＯＵＴ・・・出力
端子。 特許出願人 日本電気株式会社（外１名）代 理 人
弁理士 榎井俊彦 第 １ 図 第２＠ （Ｃ） ＣＦ） 第 ３ 図 ＣＣ） （Ｆ） Ｃ 第 図 第 図
路の構成を示すブロック図、第２図と第３図は第１図の
回路の動作を説明するための波形図、第４図は従来のク
ロックデユーティ調整回路の構成を示すブロック図、第
５図と第６図は第４図の回路の動作例を説明するための
波形図である。 ＩＮ・・・入力端子、１１・・・遅延回路、１２・・・
論理和回路、１３．１４・・・反転回路、１５・・・論
理相反転回路、１６・・・選択回路、ＯＵＴ・・・出力
端子。 特許出願人 日本電気株式会社（外１名）代 理 人
弁理士 榎井俊彦 第 １ 図 第２＠ （Ｃ） ＣＦ） 第 ３ 図 ＣＣ） （Ｆ） Ｃ 第 図 第 図
Claims (1)
- 【特許請求の範囲】 入力端子に供給される入力クロック信号を遅延させる遅
延回路と、 この遅延回路から出力される遅延クロック信号と前記入
力クロック信号との論理和を作成し、出力する論理和回
路と、 前記入力クロック信号の二値状態を反転する第１の反転
回路と、 前記遅延クロック信号の二値状態を反転する第２の反転
回路と、 前記第１、第２の反転回路から出力されるクロック信号
どうしの論理和を生成し、これを反転して出力する論理
和反転回路と、 前記論理和回路の出力と前記論理和反転回路の出力のう
ち一方を選択して出力端子に供給する出力選択回路とを
備えたことを特徴とするクロックデューティ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27147488A JP2664958B2 (ja) | 1988-10-26 | 1988-10-26 | クロックデューティ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27147488A JP2664958B2 (ja) | 1988-10-26 | 1988-10-26 | クロックデューティ調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117207A true JPH02117207A (ja) | 1990-05-01 |
| JP2664958B2 JP2664958B2 (ja) | 1997-10-22 |
Family
ID=17500540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27147488A Expired - Lifetime JP2664958B2 (ja) | 1988-10-26 | 1988-10-26 | クロックデューティ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664958B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489847B1 (ko) * | 1996-05-20 | 2005-09-14 | 텍사스 인스트루먼츠 인코포레이티드 | 고장안전및기입범위확장방법및장치 |
-
1988
- 1988-10-26 JP JP27147488A patent/JP2664958B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489847B1 (ko) * | 1996-05-20 | 2005-09-14 | 텍사스 인스트루먼츠 인코포레이티드 | 고장안전및기입범위확장방법및장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664958B2 (ja) | 1997-10-22 |
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