DE69922433T2

DE69922433T2 - Pipeline-Analog-Digital-Wandlersystem mit geändertem Kodierungsschema und dessen Betriebsverfahren

Info

Publication number: DE69922433T2
Application number: DE69922433T
Authority: DE
Inventors: William J. No 413 Dallas Bright
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-04-24
Filing date: 1999-04-21
Publication date: 2006-03-23
Anticipated expiration: 2019-04-22
Also published as: US6222478B1; EP0952671B1; DE69922433D1; EP0952671A2; EP0952671A3

Description

TECHNISCHES GEBIET DER ERFINDUNG
Diese Erfindung bezieht sich allgemein auf die Signalverarbeitung und insbesondere auf ein Pipeline-Analog/Digital-Umsetzungssystem, das ein geändertes Codierungsschema und Betriebsverfahren verwendet.
HINTERGRUND DER ERFINDUNG
Viele elektronische Systeme manipulieren sowohl digitale als auch analoge Signale. Um ihre vorgesehene Funktion durchzuführen, können diese Systeme analoge Signale in digitale Signale umsetzen. Zum Beispiel erleichtert die digitale Signalverarbeitungstechnik die wirtschaftliche und genaue Übertragung von entweder analogen oder digitalen Signalen an einen Fernempfänger. Bei einer bestimmten Anwendung werden Signale in digitalen Kommunikationssystemen als eine Folge binärer Impulse mit dem Vorteil übertragen, dass eine Verfälschung der Amplituden dieser Impulse durch Rauschen zum größten Teil keine Auswirkung hat. Im Gegensatz dazu übertragen und empfangen digitale Bildplattensysteme analoge Signale. Um zu funktionieren, erfordern diese Systeme allerdings eine Schaltungsanordnung, die die Signale aus dem analogen Bereich mit den Signalen im digitalen Bereich über eine Schnittstelle zu verbindet, so dass sie ferner eine digitale Signalverarbeitung durchführen können. Genauer erfordern diese Systeme Analog/Digital-Umsetzungssysteme, die den analogen Bereich und den digitalen Bereich über eine Schnittstelle verbinden. Fortschritte bei digitalen Bildplattensystemen und anderen verwandten Techniken zeigen einen Bedarf an erhöhten Umsetzungsgeschwindigkeiten in Analog/Digital-Umsetzungssystemen.
Herkömmliche Analog/Digital-Umsetzungssysteme verwenden Flash-Architekturen oder Pipeline-Architekturen, um eine 8-Bit-Auflösung bei etwa derselben Umsetzungsgeschwindigkeit wie die jeweils anderen zu erzielen. Allerdings sind Flash-Architekturen für mehr als eine 8-Bit-Auflösung keine möglichen Alterna tiven mehr, da sie große Chip-Flächen und eine große Verlustleistung erfordern. Pipeline-Umsetzungsarchitekturen zielen darauf ab, die Chip-Flächen und die Leistungsanforderungen zu verringern, während sie die Umsetzungsgeschwindigkeit für Auflösungen höher als 8 Bit vergrößern. Ein von Lewis u. a. verfasster Artikel vom März 1992 im IEEE Journal of Solid-State Circuits mit dem Titel "A 10-b 20-Msample/s Analog-to-Digital Converter" beschreibt ein bestimmtes Pipeline-Umsetzungssystem des Standes der Technik. Das Pipeline-Umsetzungssystem umfasst mehrere Unterumsetzer. Jeder Unterumsetzer empfängt ein analoges Eingangssignal von dem vorhergehenden Unterumsetzer. Das analoge Signal wird in n Bits digitalisiert. Ein analoges Zwischensignal, das die n Bits darstellt, wird von dem analogen Eingangssignal subtrahiert, was ein analoges Restsignal zur Folge hat. Das Restsignal stellt das analoge Eingangssignal für den nachfolgenden Unterumsetzer dar. Allerdings verwirklichen diese Systeme des Standes der Technik noch nicht die optimalen Umsetzungsgeschwindigkeiten, die für ein Pipline-Umsetzungssystem mit einem bestimmten Chip-Flächenbereich und einem bestimmten Verlustleistungsbereich erreichbar sind.
ZUSAMMENFASSUNG DER ERFINDUNG
In Übereinstimmung mit den Lehren der vorliegenden Erfindung wird ein Pipeline-Analog/Digital-Umsetzungssystem geschaffen, das die Leistungsfähigkeit früherer Pipeline-Analog/Digital-Umsetzungssysteme erheblich vergrößert.
In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung umfasst ein Analog/Digital-Umsetzungssystem mehrere in Kaskade geschaltete Unterumsetzerstufen, wobei wenigstens eine der mehreren Unterumsetzerstufen einen Analog/Digital-Umsetzer umfasst, der von einer vorhergehenden Stufe ein erstes analoges Eingangssignal und ein entsprechendes erstes digitales Zwischensignal empfängt. Der Analog/Digital-Umsetzer erzeugt in Reaktion auf das erste analoge Eingangssignal und das erste digitale Zwischensignal ein zweites digitales Zwischensignal. Ein Digital/Analog-Umsetzer, der mit dem Analog/Digital-Umsetzer gekoppelt ist, setzt das zweite digitale Zwischensignal in ein analoges Zwischensignal um. Eine Arithmetikeinheit, die mit dem Digital/Analog-Umset zer gekoppelt ist, empfängt das analoge Zwischensignal sowie ein zweites analoges Eingangssignal und erzeugt ein analoges Ausgangssignal, das die Differenz zwischen dem zweiten analogen Eingangssignal und dem analogen Zwischensignal darstellt.
Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Umsetzen eines analogen Signals in ein digitales Signal, bei dem wenigstens eine von mehreren in Kaskade geschalteten Unterumsetzerstufen ein erstes analoges Eingangssignal und ein entsprechendes erstes digitales Zwischensignal von einer vorhergehenden Stufe empfängt und in Reaktion auf das erste digitale Zwischensignal mehrere Spannungsschwellenwerte bildet. Das Verfahren umfasst weiterhin das Erzeugen eines zweiten digitalen Zwischensignals in Reaktion auf das erste analoge Eingangssignal und die Spannungsschwellenwerte. Das Verfahren schließt mit dem Umsetzen des zweiten digitalen Zwischensignals in ein analoges Zwischensignal und mit dem Erzeugen eines analogen Ausgangssignals, das die Differenz zwischen einem zweiten analogen Eingangssignal und dem analogen Zwischensignal darstellt.
Die technischen Vorteile der vorliegenden Erfindung umfassen ein Analog/Digital-Umsetzungssystem mit einer verringerten Durchsatzverzögerungszeit für jede einzelne Unterumsetzerstufe und mit einer verringerten Latenzverzögerungszeit für das ganze System, was eine erhöhte Analog/Digital-Umsetzungsgeschwindigkeit zur Folge hat. Die Durchsatzverzögerungszeit für jede Stufe eines früheren Analog/Digital-Umsetzungssystems umfasst die Zeit, die von dem Analog/Digital-Umsetzer benötigt wird, um in Abhängigkeit von einem analogen Eingangssignal ein digitales Zwischensignal zu erzeugen, und die Zeit, die von dem Digital/Analog-Umsetzer benötigt wird, um in Abhängigkeit von dem digitalen Zwischensignal ein analoges Zwischensignal zu erzeugen.
Im Gegensatz zu früheren Systemen erzeugt jede Unterumsetzerstufe der vorliegenden Erfindung ein digitales Zwischensignal in Abhängigkeit von dem digitalen Zwischensignal und dem analogen Eingangssignal der vorhergehenden Stufe. Dies ermöglicht, dass die momentane Unterumsetzerstufe ein analoges Zwischensignal erzeugt, während die vorhergehende Stufe ein analoges Eingangssignal erzeugt. Im Ergebnis werden die mit der Erzeugung eines digitalen Zwischensignals und eines analogen Zwischensignals in Zusammenhang stehenden Verzögerungszeiten im Wesentlichen aus der Durchsatzverzögerungszeit jeder einzelnen Stufe entfernt.
Für die vorliegende Erfindung umfasst die Durchsatzverzögerungszeit daher lediglich die Zeit, die von der Arithmetikeinheit benötigt wird, um die arithmetische Operation durchzuführen. Im Ergebnis verringert sich im Vergleich zu früheren Pipeline-Umsetzungssystemen die Durchsatzverzögerungszeit für jede einzelne Stufe. Da die Latenzverzögerungszeit des Umsetzungssystems die Summe aller einzelnen Durchsatzverzögerungszeiten für jede Stufe umfasst, verringert sich im Vergleich zu früheren Pipeline-Umsetzungssystemen ebenso die Latenzzeit. Da die Analog/Digital-Umsetzungsgeschwindigkeit des Systems ein umgekehrtes Verhältnis zu der Durchsatzverzögerungszeit und zu der Latenzverzögerungszeit aufweist, erhöht sich im Vergleich zu früheren Systemen die Analog/Digital-Umsetzungsgeschwindigkeit für das System.
KURZBESCHREIBUNG DER ZEICHNUNG
Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Figuren Bezug genommen, in denen gleiche Bezugszeichen gleiche Merkmale bezeichnen und worin:
1 eine Ausführungsform eines Analog/Digital-Umsetzungssystems in Übereinstimmung mit den Lehren der vorliegenden Erfindung veranschaulicht;
2 eine Ausführungsform einer Reihe von Unterumsetzerstufen des Systems veranschaulicht;
3 eine Ausführungsform eines n-Bit-Analog/Digital-Umsetzers einer Unterumsetzerstufe veranschaulicht; und
4 einen Zeitablaufplan für den Betrieb einer Unterumsetzerstufe des Systems veranschaulicht.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
1 veranschaulicht ein Analog/Digital-Umsetzungssystem 10, das mehrere in Kaskade geschaltete Unterumsetzerstufen 12, eine Abtast/Halte-Einheit 14, die mit der ersten Unterumsetzerstufe 12 gekoppelt ist, und eine digitale Korrektureinheit 16, die mit jeder Unterumsetzerstufe 12 gekoppelt ist, umfasst. Im Allgemeinen setzt das System 10 ein analoges Eingangssignal 22 in N Bits eines digitalen Ausgangssignals 20 um. Das digitale Ausgangssignal 20 kann in einer Vielfalt digitaler Formate dargestellt werden, die das binäre Format und das hexadezimale Format einschließen, jedoch nicht darauf beschränkt sind.
Im Betrieb tasten die Abtast/Halte-Einheit 14 und die Unterumsetzerstufe 12a gleichzeitig das Eingangssignal 22 ab. Die Abtast/Halte-Einheit 14 überträgt das gehaltene Signal 22 als analoges Eingangssignal 24a an die Unterumsetzerstufe 12a, während die Unterumsetzerstufe 12a n Bits der N-Bit-Endumsetzung zerlegt, um ein digitales Signal 19a zu erzeugen, das an die digitale Korrektureinheit 16 übertragen wird. Die Unterumsetzerstufe 12a überträgt ein analoges Ausgangssignal 24b, das die Differenz zwischen dem Signal 24a und der analogen Entsprechung des Signals 19a darstellt, an die Unterumsetzerstufe 12b. In einer bestimmten Ausführungsform zerlegt die Unterumsetzerstufe 12a die höchstwertigen 1,5 Bits des digitalen Ausgangssignals 20.
Im Gegensatz zu früheren Pipeline-Umsetzungsarchitekturen überträgt die Stufe 12a außerdem ein digitales Zwischensignal 18a und das analoge Eingangssignal 24a an die Unterumsetzerstufe 12b, bevor das Signal 24b übertragen wird. Das Signal 18a umfasst ein digitales Zwischensignal der Stufe 12a und ist in einer Ausführungsform völlig gleich dem zerlegten digitalen Signal 19a. Das Signal 24a stellt die Abtastung des von der Stufe 12a empfangenen Signals 22 dar. Das Weiterleiten der Signale 18a und 24a an die Unterumsetzerstufe 12b ermöglicht, dass die Stufe 12b die Zerlegung der nächsten n Bits der N-Bit-Endumsetzung vor dem Empfang des Signals 24b beginnt. Im Ergebnis verringert sich die Durchsatzverzögerungszeit für die Stufe 12b, während sich die Umsetzungsgeschwindigkeit für das System 10 vergrößert. Allerdings empfängt die Stufe 12a kein digitales Zwischensignal, da die Abtast/Halte-Einheit 14 am Signal 22 eine bekannte Multiplikation mit einer Funktion durchführt. Obgleich die Verringerung der Durchsatzverzögerungszeiten anhand der Stufen 12a und 12b beschrieben worden ist, kann selbstverständlich jede Stufe 12 die ihr zugeordneten Signale 18 und 24 an die nachfolgende Stufe 12 weiterleiten, so dass die Durchsatzverzögerungszeit jeder nachgeschalteten Stufe 12 verringert wird.
Die Umsetzung in den nachgeschalteten Unterumsetzerstufen 12 wird fortgesetzt, bis das Signal 24 die letzte Unterumsetzerstufe 12 (Stufe N-1) erreicht. Die letzte Unterumsetzerstufe 12 zerlegt die letzten Bits der N-Bit-Umsetzung und überträgt das zerlegte digitale Signal 19 an die digitale Korrektureinheit 16. Die digitale Korrektureinheit 16 empfängt die zerlegten digitalen Signale 19 von jeder Unterumsetzerstufe 12 und erzeugt in Reaktion darauf ein digitales N-Bit-Ausgangssignal 20.
2 veranschaulicht eine Ausführungsform einer Reihe von Unterumsetzerstufen 12 des Systems 10. Jede Stufe 12 enthält einen n-Bit-Analog/Digital-Umsetzer 26 ("ADC"), einen n-Bit-Digital/Analog-Umsetzer 28 ("DAC"), der mit dem Umsetzer 26 gekoppelt ist, und eine Arithmetikschaltung 32, die mit dem Umsetzer 28 gekoppelt ist. Jede Stufe 12 mit Ausnahme der letzten Stufe (Stufe N-1) leitet ihre zugeordneten Signale 18 und 24 an die nachfolgende Stufe 12 weiter. Jede Stufe 12 mit Ausnahme der ersten Stufe 12a empfängt ein digitales Zwischensignal 18 und ein analoges Ausgangssignal 24 von einer vorhergehenden Stufe 12. Der ADC 26 der Stufe 12a empfängt stattdessen das Signal 22, so dass die Stufe 12a das Zerlegen von n Bits der N-Bit-Endumsetzung beginnen kann, bevor das Signal 24a empfangen wird.
Obgleich die folgende Beschreibung des Systems 10 in Bezug auf die Stufen 12b und 12c erfolgt, gilt die folgende Beschreibung selbstverständlich für jede Stufe 12 des Systems 10. In der Stufe 12c von 2 zerlegt der ADC 26 n Bits der N-Bit-Endumsetzung und erzeugt ein digitales Zwischensignal 18c zur Übertragung an den DAC 28 und ein zerlegtes digitales Signal 19c zur Übertragung an die digitale Korrektureinheit 16. Genauer bildet der ADC 26 in Reaktion auf das von der Stufe 12b übertragene Signal 18b Spannungsschwellenwerte und vergleicht das ebenso von der Stufe 12b übertragene Signal 24b mit diesen Spannungsschwellenwerten, um das Signal 18c zu erzeugen. Daraufhin verarbeitet der ADC 26 das Signal 18c über eine Ausgangslogikschaltung, so dass das Signal 19c erzeugt wird, das zur Verarbeitung durch die digitale Korrektureinheit 16 geeignet ist. Bezeichnenderweise bildet der ADC 26 in Reaktion auf das Signal 18b von der Stufe 12b Spannungsschwellenwerte für den Vergleich mit dem Signal 24b von der Stufe 12b, nicht für den Vergleich mit dem Signal 24c der Stufe 12c. Der DAC 28 setzt das Signal 18c in ein entsprechendes analoges Zwischensignal 30c um.
Die Stufe 12c erzeugt die Signale 18c, 19c und 30c, während die Stufe 12b das Signal 24c erzeugt. Wenn die Stufe 12c das Signal 24c von der Stufe 12b empfängt, steht das Signal 30c zur Verarbeitung durch die Arithmetikeinheit 32 zur Verfügung. Dies ermöglicht, dass die Stufe 12c die nächsten n Bits der N-Bit-Endumsetzung ohne wesentliche Verzögerung zerlegt. Die Stufe 12c leitet die Signale 18c und 24c weiter an die Stufe 12d, so dass sie die Zerlegung der nächsten n Bits der N-Bit-Endumsetzung beginnt, während die Stufe 12c das Signal 24d erzeugt.
Die Arithmetikschaltung 32 der Stufe 12c empfängt das Signal 24c und das entsprechende Signal 30c in einem Summierer 34 und verstärkt die Differenz zwischen ihnen in einem Verstärker 36, so dass ein entsprechendes analoges Ausgangssignal erzeugen wird, das als Signal 24d an die Stufe 12d angelegt wird. Für den Fall, wo jede Unterumsetzerstufe 12 die höchstwertigen 1,5 Bits des Signals 24 zerlegt, um ein binäres digitales Ausgangssignal 20 zu erzeugen, verstärkt der Verstärker 36 die Differenz zwischen den Signalen 24c und 30c um zwei. Dies stellt sicher, dass sich die Wertigkeit der in den nachfolgenden Stufen 12 erfolgten Auflösungen um einen Faktor zwei verringert, was in binären Begriffen eine ein Bit niedrigere Wertigkeit für jede nachgeschaltete Stufe 12 zur Folge hat. Ähnlich wird der Verstärker 36 eingestellt, um die fortschreitende Umsetzung des Signals 24 in das digitale Ausgangssignal 20 in anderen digitalen Formaten und mit irgendeinem erwünschten Auflösungsgrad zu unterstützen.
Dieser Prozess wiederholt sich für N-1 Stufen, bis das System 10 das ursprüngliche analoge Eingangssignal 24 in ein entsprechendes digitales N-Bit-Ausgangssignal 20 umsetzt. Das Weiterleiten der Signale 18b und 24b von der Stufe 12b an den ADC 26 der Stufe 12c verringert die Durchsatzverzögerungszeit der Stufe 12c um den Zeitbetrag, der von dem ADC 26 der Stufe 12c benötigt wird, um das Signal 18c zu erzeugen, sowie um die Zeit, die von dem DAC 28 der Stufe 12c benötigt wird, um das Signal 30c zu erzeugen. Im Ergebnis erhöht sich die Umsetzungsgeschwindigkeit des Systems 10.
3 veranschaulicht eine Ausführungsform eines ADC 26 wie etwa z. B. den ADC 26 der Stufe 12c, der eine Schwellenwertauswahlschaltung 50 enthält, die mit einem ersten Schwellenwertkomparator 52 und mit einem zweiten Schwellenwertkomparator 54 gekoppelt ist. Der ADC 26 umfasst ferner eine Ausgangslogikschaltung 56, die mit den Komparatoren 52 und 54 gekoppelt ist. Obgleich die folgende Beschreibung der Zerlegung des Signals 24 in Bezug auf die Stufe 12c erfolgt, gilt die folgende Beschreibung selbstverständlich für jede Stufe 12 des Systems 10 mit Ausnahme der ersten Stufe 12a. Im Allgemeinen bildet die Schwellenwertauswahlschaltung 50 des ADC 26 in Reaktion auf das Signal 18b von der Stufe 12b Spannungsschwellenwerte V_T1 und V_T2 und erzeugt durch Vergleichen des analogen Eingangssignals 24b von der Stufe 12b mit V_T1 und mit V_T2 das digitale Zwischensignal 18c für den DAC 28 der Stufe 12c. Die Ausgangslogikschaltung 56 erzeugt in Reaktion auf das Signal 18c das zur Verarbeitung durch die digitale Korrektureinheit 16 geeignete Signal 19c. Der ADC 26 der Stufe 12c leitet das Signal 18c an den ADC 26 der Stufe 12d weiter, so dass die Stufe 12d die Zerlegung der nächsten n Bits der N-Bit-Endumsetzung in ähnlicher Weise beginnen kann. Der ADC 26 leitet außerdem das Signal 18c an den DAC 26 der Stufe 12c weiter.
Die Schwellenwertauswahlschaltung 50 kann eine Widerstandskette, Transistoren oder irgendeine geeignete Kombination von Logikgattern umfassen, die das Signal 18b empfangen und in Reaktion darauf irgendeine geeignete Anzahl von Spannungsschwellenwerten bilden, die erforderlich sind, um das Signal 24b in irgendeinem erwünschten Auflösungsgrad zu zerlegen. Abgesehen davon kann der ADC 26 irgendeine geeignete Anzahl von Komparatoren umfassen, die erforderlich sind, um das Signal 24b mit jedem gebildeten Spannungsschwellenwert V_T zu vergleichen. In einer Ausführungsform empfängt die Schaltung 50 das Signal 18b, das drei mögliche Logikzustände wie etwa z. B. "00", "01" oder "11" aufweist, wobei sie in Reaktion darauf Spannungsschwellenwerte V_T1 und V_T2 für den Vergleich mit dem Signal 24b bildet. Selbstverständlich können die möglichen Logikzustände des Signals 18b basierend auf der Auswahl der Komparatoren 52 und 54 irgendeine geeignete Kombination von logisch "1" und logisch "0" sein. Um den Bildungsprozess der Schwellenwerte V_T1 und V_T2 zu verstehen, wird der Umsetzungsbetrieb der Stufe 12c untersucht.
In einer Ausführungsform tastet die Unterumsetzerstufe 12c das Eingangssignal 24c, "VIN", ab, erzeugt sie das digitale Zwischensignal 18c, "subADC", subtrahiert sie ein entsprechendes analoges Zwischensignal 30c, "VDAC", vom Signal 24c und multipliziert sie das Ergebnis mit zwei, um das analoge Eingangssignal 24d, "VOUT", für die Stufe 12d zu erzeugen. Dieser Vorgang kann für die Stufe 12c durch die folgende Umsetzungsgleichung modelliert werden, wobei:
VOUT = Signal 24d;
VIN = Signal 24c;
VDAC = Signal 30c; und
i = momentaner Stufenzählwert.
Durch Normierung von VIN auf irgendeinen Wert zwischen einer negativen Bezugsspannung, "–VREF", und einer positiven Bezugsspannung, "+VREF", bildet der ADC 26 die Spannungsschwellenwerte V_T1 und V_T2 in Abhängigkeit von "VREF" (z. B. ist V_T1 = –1/4VREF und V_T2 = +1/4VREF). In einer Ausführungsform wählt jede Stufe 12 des Systems 10 ein gemeinsames VREF, das der Hälfte der Spitze-Spitze-Spannung des analogen Eingangssignals 22 entspricht. Entsprechend der Umsetzungsgleichung bildet der ADC 26 diese Spannungsschwellenwerte für den Vergleich mit VIN. Diese Spannungsschwellenwerte definieren in Reaktion auf den Wert von VIN drei mögliche Zustände für subADC sowie drei entsprechende Werte für VDAC. Zum Beispiel:
Da die Abtast/Halte-Einheit 14 am Signal 22 eine Multiplikation mit einer Funktion durchführt, um das Signal 24a zu erzeugen, bildet die Stufe 12a die Spannungsschwellenwerte V_T1 und V_T2 unabhängig von dem Eingangssignal 24a. Im Ergebnis kann der ADC 26 der Stufe 12a die Spannungsschwellenwerte V_T1 und V_T2 ohne Änderung verwenden, um die Signale 18a und 19a zu erzeugen. (Zum Beispiel ist V_T1 = –1/4VREF und V_T2 = +1/4VREF.) Der ADC 26 der Stufen 12 mit Ausnahme der Stufe 12a ändert die Spannungsschwellenwerte V_T1 und V_T2, um die Signale 18 und 19 zu erzeugen. Damit die Schwellenwerte V_T1 und V_T2 geändert werden, um in Reaktion auf das Signal 24b von der Stufe 12b die Signale 18c und 19c zu erzeugen, modelliert die Schaltung 50 der Stufe 12c gemäß jedem oben genannten Fall eine geänderte Umsetzungsgleichung für die Stufe 12b, VOUT_(i–1) = 2 (VIN_(i–1) – VDAC_(i–1)).

Fall 1: Wenn das Signal 18b von der Stufe 12b = "00" ist, ist VDAC_(i–1)=–1/2VREF. Das Ersetzen von VDAC durch -1/2VREF in der geänderten Umsetzungsgleichung liefert VOUT_(i–1) = 2 VIN_(i–1) + VREF. Dies ist gleichwertig mit 1/2VOUT_(i–1) = VIN_(i–1) + 1/2VREF. Die Schaltung 50 implementiert diese Division durch zwei, indem die vorhergehenden Spannungsschwellenwerte durch zwei dividiert werden, so dass V_T1 = VREF und V_T2 = + VREF ist. Anstatt 1/2VREF zu VIN_(i–1) zu addieren und (VIN_(i–1) + 1/2VREF) mit + VREF zu vergleichen, subtrahiert die Schaltung 50 1/2VREF von den Spannungsschwellenwerten V_T1 und V_T2 und vergleicht VIN_(i–1) mit:
Fall 2: Wenn das Signal 18b von der Stufe 12b "01" ist, ist VDAC_(i–1) = 0. Das Ersetzen von VDAC_(i–1) durch "0" in der geänderten Umsetzungsgleichung liefert VOUT_(i–1) = 2VIN_(i–1). Dies ist gleichwertig mit 1/2VOUT_(i–1) = VIN_(i–1). Die Schaltung 50 implementiert diese Division durch zwei, indem die vorhergehenden Spannungsschwellenwerte durch zwei dividiert werden, so dass V_T1 = VREF und V_T2 = +VREF ist. Deshalb vergleicht die Schaltung 50 VIN_(i–1) mit:
Fall 3: Wenn das Signal 18b von der Stufe 12b = "11" ist, ist VDAC_(i–1) =+1/2 VREF. Das Ersetzen von VDAC_(i–1) durch +1/2VREF in der geänderten Umsetzungsgleichung liefert VOUT_(i–1) = 2VIN_(i–1) – VREF. Dies ist gleichwertig mit 1/2VOUT_(i–1) = VIN_(i–1) – 1/2VREF. Die Schaltung 50 implementiert diese Division durch zwei, indem die vorhergehenden Spannungsschwellenwerte durch zwei dividiert werden, so dass V_T1 = VREF und V_T2=+VREF ist. Anstatt 1/2VREF von VIN_(i–1) zu subtrahieren und (VIN_(i–1) – 1/2VREF) mit ±VREF zu vergleichen, addiert die Schaltung 50 1/2VREF zu den Spannungsschwellenwerten V_T1 und V_T2 und vergleicht VIN_(i–1) mit:

In allen drei Fallen ändert die Schaltung 50 in Reaktion auf das Signal 18b die Schwellenwerte V_T1 und V_T2 für den Vergleich mit dem Signal 24b, VIN_(i–1), nicht für den Vergleich mit dem Signal 24c, VIN_(i).
Die Komparatoren 52 und 54 können einen Komparatortransistor wie etwa z. B. einen BJT, einen MOSFET oder irgendeinen anderen geeigneten Komparatortransistor umfassen. Im Allgemeinen empfangen die Komparatoren 52 und 54 die Schwellenwerte V_T1 bzw. V_T2 und vergleichen sie mit dem Signal 24b. In einer Ausführungsform gibt daraufhin der Komparator einen digitalen Wert von "1" aus, falls das Signal 24b größer als der jeweilige Schwellenwert ist. Andernfalls gibt er einen digitalen Wert von "0" aus. Wie oben beschrieben ist, können die Komparatoren 52 und 54 ausgewählt werden, um für das Signal 18 irgendeine geeignete Kombination von logisch "1" und logisch "0" zu erzeugen. Zusammen umfassen die von den Komparatoren 52 und 54 ausgegebenen digitalen Werte das digitale Zwischensignal 18c, "subADC_(i)", wie folgt:
Der ADC 26 übergibt das Signal 18c an den DAC 28 zur Weiterverarbeitung in der Stufe 12c und an den ADC 26 der Stufe 12d als Signal 18c, um das Zerlegen der nächsten n Bits der N-Bit-Endumsetzung zu beginnen.
In einer Ausführungsform enthält der ADC 26 die mit den Komparatoren 52 und 54 gekoppelte Ausgangslogikschaltung 56. Die Schaltung 56 kann irgendeine geeignete Konfiguration von Logikgattern umfassen, die das Signal 18c empfängt und das zur Verarbeitung durch die digitale Korrektureinheit 16 geeignete, zerlegte digitale Signal 19c gemäß dem folgenden Format erzeugt:
In einer weiteren Ausführungsform empfängt die digitale Korrektureinheit 16 das Signal 18c, wobei sie irgendeine notwendige Umsetzung des Signals 18c, um das digitale N-Bit-Ausgangssignal 20 zu bilden, selbst durchführt.
4 veranschaulicht einen Zeitablaufplan 100 für den Betrieb jeder Unterumsetzerstufe 12 des Systems 10 außer der ersten Stufe 12a gemäß den beiden Taktsignalen _A und _B. Verschiedene Komponenten des Systems 10 arbeiten in Bezug auf eine der beiden Phasen des jeweiligen Taktsignals. Allgemein umfasst das erste Phasentaktsignal ein Signal _1A, das die arithmetische Operation steuert, die von der Stufe (i) der in Kaskade geschalteten Unterumsetzerstufen 12 durchgeführt wird, und ein Signal _1B, das die Abtastung des analogen Eingangssignals 24 und die Bildung des analogen Zwischensignals 30 durch die Stufen (i–1) und (i+1) der in Kaskade geschalteten Unterumsetzerstufen 12 steuert. Die zweiten Phasentaktsignale umfassen ein Signal _2A, das die arithmetische Operation steuert, die von den Stufen (i–1) und (i+1) der in Kaskade geschalteten Unterumsetzerstufen 12 durchgeführt wird, und ein Signal _2B, das die Abtastung des analogen Eingangssignals 24 und die Bildung des analogen Zwischensignals 30 durch die Stufe (i) der in Kaskade geschalteten Unterumsetzerstufen 12 steuert.
Insbesondere in 2, in der die Stufe (i–1) die Stufe 12b ist, ist die Stufe (i) die Stufe 12c, während die Stufe (i+1) die Stufe 12d ist. Bei einer fallenden Flanke 102 von _1A und _1B tastet die Arithmetikschaltung 32 der Stufe 12c das Signal 24c ab, während der ADC 26 der Stufen 12b und 12d die Signale 24a bzw. 24c abtastet. Während _1A tief ist, wie mit 104 angezeigt ist, führt die Arithme tikschaltung 32 der Stufe 12c eine arithmetische Operation mit den Signalen 24c und 30c durch und liefert das Signal 24d an die Stufe 12d. Bei einer steigenden Flanke 106 von _1B liefert der DAC 28 der Stufen 12b und 12d die analogen Zwischensignale 30b bzw. 30d. Bei einer fallenden Flanke 108 von _2A und _2B tastet die Arithmetikschaltung 32 der Stufen 12b und 12d die Signale 24b bzw. 24d ab, während der ADC 26 der Stufe 12c das Signal 24b abtastet. Während _2A tief ist, wie mit 110 angezeigt ist, führt die Arithmetikschaltung 32 der Stufen 12b und 12d eine arithmetische Operation an den Signalen 24b und 30b sowie an den Signalen 24d und 30d durch, um die Signale 24c bzw. 24e zu liefern. Bei einer steigenden Flanke 112 von _2B, liefert der DAC 28 der Stufe 12c das analoge Zwischensignal 30c.
In einer Ausführungsform der vorliegenden Erfindung wird die fallende Flanke 108 von _2A und _2B vorverlegt, so dass die Arithmetikschaltung 32 der Stufen 12b und 12d sowie der ADC 26 der Stufe 12c die richtigen Signale abtasten können. Die fallende Flanke 102 von _1A und _1B wird vorverlegt, so dass die Arithmetikschaltung 32 der Stufe 12c sowie der ADC 26 der Stufen 12b und 12d die richtigen Signale abtasten können. Diese Ablaufsteuerung ermöglicht dem System 10, eine genaue Analog/Digital-Umsetzung durchzuführen.
Obgleich die vorliegende Erfindung mit mehreren Ausführungsformen beschrieben worden ist, kann der Fachmann auf dem Gebiet zahllose Änderungen, Variationen, Abänderungen, Umwandlungen und Modifikationen vorschlagen, wobei die vorliegende Erfindung solche Änderungen, Variationen, Abänderungen, Umwandlungen und Modifikationen, wie sie in den Umfang der beigefügten Ansprüche fallen, einschließen soll.

Claims

Analog/Digital-Umsetzungssystem (10), das mehrere in Kaskade geschaltete Unterumsetzerstufen (12) umfasst, wobei wenigstens eine der mehreren Unterumsetzerstufen umfasst: einen Analog/Digital-Umsetzer (26), der so betreibbar ist, dass er von einer vorhergehenden Stufe ein erstes analoges Eingangssignal (24a) und ein entsprechendes erstes digitales Zwischensignal (18a) empfängt, wobei der Analog/Digital-Umsetzer ferner so betreibbar ist, dass er in Reaktion auf das erste analoge Eingangssignal (24a) und das erste digitale Zwischensignal (18a) ein zweites digitales Zwischensignal (18b) erzeugt; einen Digital/Analog-Umsetzer (28), der mit dem Analog/Digital-Umsetzer (26) gekoppelt und so betreibbar ist, dass er das zweite digitale Zwischensignal (18b) in ein analoges Zwischensignal (30b) umsetzt; und eine Arithmetikeinheit (32), die mit dem Digital/Analog-Umsetzer (28) gekoppelt und so betreibbar ist, dass sie das analoge Zwischensignal (30b) und ein zweites analoges Eingangssignal (24b) empfängt, wobei die Arithmetikeinheit ferner so betreibbar ist, dass sie ein analoges Ausgangssignal (24c) erzeugt, das die Differenz zwischen dem zweiten analogen Eingangssignal (24b) und dem analogen Zwischensignal (30b) darstellt.
System nach Anspruch 1, das ferner eine Abtast/Halte-Einheit (14) umfasst, die so betreibbar ist, dass sie ein analoges Eingangssignal (22) abtastet und an eine erste Unterumsetzerstufe (12a) überträgt.
System nach Anspruch 1 oder 2, ferner mit einer digitalen Korrektureinheit (16), die mit dem Analog/Digital-Umsetzer (26) jeder Unterumsetzerstufe (12) gekoppelt und so betreibbar ist, dass sie in Reaktion auf das zweite digitale Zwischensignal jeder Umsetzerstufe ein digitales Ausgangssignal (20) erzeugt.
System nach einem der Ansprüche 1 bis 3, bei dem das zweite analoge Eingangssignal das analoge Ausgangssignal der vorhergehenden Stufe enthält.
System nach einem der Ansprüche 1 bis 4, bei dem: das erste analoge Eingangssignal das zweite analoge Eingangssignal der vorhergehenden Stufe enthält; und das erste digitale Zwischensignal das zweite digitale Zwischensignal der vorhergehenden Stufe enthält.
System nach einem der Ansprüche 1 bis 5, bei dem der Analog/Digital-Umsetzer (26) umfasst: eine Schwellenwertauswahlschaltung (50), die so betreibbar ist, dass sie in Reaktion auf das erste digitale Zwischensignal mehrere Spannungsschwellenwerte (V_T1, V_T2) erzeugt; und eine Komparatorschaltung (52, 54), die so betreibbar ist, dass sie in Reaktion auf das erste analoge Eingangssignal und die Spannungsschwellenwerte das zweite digitale Zwischensignal erzeugt.
System nach Anspruch 6, bei dem der Analog/Digital-Umsetzer (26) ferner eine Ausgangslogikschaltung (56) umfasst, die so betreibbar ist, dass sie in Reaktion auf das zweite digitale Zwischensignal ein zerlegtes digitales Signal erzeugt.
System nach einem der Ansprüche 1 bis 5, bei dem der Analog/Digital-Umsetzer (26) umfasst: eine Schwellenauswahlschaltung (50), die so betreibbar ist, dass sie in Reaktion auf das erste digitale Zwischensignal von 1,5 Bit eines von drei Spannungsschwellenwert-Paaren auswählt; und eine Komparatorschaltung, die so betreibbar ist, dass sie in Reaktion auf das erste analoge Eingangssignal und die Spannungsschwellenwerte das zweite digitale Zwischensignal erzeugt.
Verfahren zum Umsetzen eines analogen Signals (22) in ein digitales Signal (20), bei dem wenigstens eine von mehreren in Kaskade geschalteten Unterumsetzerstufen (12) die folgenden Schritte ausführt: (a) Empfangen eines ersten analogen Eingangssignals (24a) und eines entsprechenden ersten digitalen Zwischensignals (18a) von einer vorhergehenden Stufe; (b) Bilden mehrerer Spannungsschwellenwerte (V_T1, V_T2) in Reaktion auf das erste digitale Zwischensignal; (c) Erzeugen eines zweiten digitalen Zwischensignals in Reaktion auf das erste analoge Eingangssignal (24a) und die Spannungsschwellenwerte; (d) Umsetzen des zweiten digitalen Zwischensignals (18b) in ein analoges Zwischensignal (30b); und (e) Erzeugen eines analogen Ausgangssignals (24c), das die Differenz zwischen einem zweiten analogen Eingangssignal (24b) und dem analogen Zwischensignal (30b) darstellt.