DE69721703T2

DE69721703T2 - Signalprozessoren

Info

Publication number: DE69721703T2
Application number: DE69721703T
Authority: DE
Inventors: Peter Charles Eastty; Christopher Chipping Norton Sleight; Peter Damien Oxford Thorpe
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe Ltd
Priority date: 1996-11-27
Filing date: 1997-10-30
Publication date: 2004-03-11
Anticipated expiration: 2017-10-31
Also published as: GB2319931B; GB2319931A; KR19980042808A; EP0845868A3; KR100499964B1; EP0845868A2; EP0845868B1; GB9624671D0; DE69721703D1; US6078621A

Description

Die Erfindung betrifft einen 1-Bit-Signalprozessor mit einem Delta-Sigma-Modulator n-ter Ordnung, wobei n wenigstens gleich 1 ist. Bevorzugte Ausführungsbeispiele der Erfindung betreffen die Verarbeitung von Audiosignalen, die Erfindung ist jedoch nicht auf Audiosignalprozessoren beschränkt.
Anhand von 1, 2 und 3 der anliegenden Zeichnungen wird der Hintergrund der Erfindung beispielhaft beschrieben. 1 zeigt ein Blockdiagramm eines bekannten Delta-Sigma-Modulators, 2 zeigt ein Blockdiagramm eines bereits früher vorgeschlagenen Delta-Sigma-Modulators, der als Filterstufe n-ter Ordnung konfiguriert ist, und 3 zeigt eine Geräuschformungskennlinie.
Es ist bekannt, ein analoges Signal in digitale Form umzuwandeln, indem das analoge Signal zumindest mit der Nyquist-Rate abgetastet wird und die Amplituden der Abtastproben mit einer Bitzahl m kodiert werden. Wenn m = 8 ist, spricht man davon, daß die Abtastprobe mit einer Genauigkeit von 8 Bit quantisiert ist. Im allgemeinen kann m irgendeine Bitzahl gleich oder größer 1 sein.
Um nur 1 Bit zu quantisieren, ist es bekannt, einen Analog-/Digital-Wandler (ADC) vorzusehen, der als "Sigma-Delta-ADC" oder als "Delta-Sigma-ADC" bekannt ist. Hier wird der Ausdruck "Delta-Sigma" benutzt. Die Beschreibung eines solchen ADC findet sich z. B. in "A Simple Approach to Digital Signal Processing" von Craig Marven und Gillian Ewers ISBN 0-904.047-00-8, 1993 veröffentlicht von Texas Instruments.
1 zeigt ein Beispiel für einen solchen ADC, bei dem die Differenz 1 (Delta) zwischen einem analogen Eingangssignal und dem Integral 2 (Sigma) des 1-Bit-Ausgangssignal einem 1-Bit-Quantisierer 3 zugeführt wird. Das Ausgangssignal weist Bits mit den logischen Werten 0 und 1 auf, die jedoch die tatsächlichen Werte –1 bzw. +1 repräsentieren. Der Integrator 3 akkumuliert die 1-Bit-Ausgangssignale, so daß der in ihm gespeicherte Wert tendenziell dem Wert des analogen Signals folgt. Jedesmal, wenn ein Bit erzeugt wird, erhöht (+1) oder reduziert (–1) der Quantisierer 3 den akkumulierten Wert um 1 Bit. Der ADC muß eine sehr hohe Abtastrate haben, um einen Ausgangsbitstrom erzeugen zu können, dessen akkumulierter Wert dem analogen Signal folgt.
Der Ausdruck "1-Bit"-Signal, so wie er in der folgenden Beschreibung und in den Ansprüchen benutzt wird, bezeichnet ein mit einer Genauigkeit von einem digitalen Bit quantisiertes Signal, wie es von einem Delta-Sigma-ADC erzeugt wird.
Ein als Filterstufe n-ter Ordnung konfigurierter Delta-Sigma-Modulator (DSM) für die direkte Verarbeitung eines 1-Bit-Signals wurde von N. M. Casey and James A. S. Angus in einem Papier vorgeschlagen, das in der 95th AES-Convention vom 7. bis 10. Oktober 1993, New York, USA, präsentiert wurde, und dessen Titel lautete "One Bit Digital Processing of Audio Signals" – Signal Processing: Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England. 2 zeigt eine Version dritter Ordnung (n = 3) einer solchen DSM-Filterstufe.
Der in 2 dargestellte DSM besitzt einen Eingang 4 für ein 1-Bit-Audiosignal und einen Ausgang 5, an dem ein verarbeitetes 1-Bit-Signal erzeugt wird. Die Bits des 1-Bit-Signals werden durch den DSM mit Hilfe nicht dargestellter, bekannter Taktanordnungen getaktet. Das 1-Bit-Ausgangssignal wird von einem 1-Bit-Quantisierer Q erzeugt, der z. B. ein Komparator mit dem Schwellwertpegel Null ist. Der DSM hat drei Stufen mit jeweils einem ersten 1-Bit-Multiplizierer a₁ , a₂ bzw. a₃ , die mit dem Eingang 4 verbunden sind, ferner mit jeweils einem zweiten 1-Bit-Multiplizierer c₁ , c₂ bzw. c₃ , die mit dem Ausgang 5 verbunden sind, sowie mit jeweils einem Addierer 6₁ , 6₂ bzw. 6₃ und einem Integrator 7₁ , 7₂ bzw. 7₃ .
Die 1-Bit-Multiplizierer multiplizieren das empfangene 1-Bit-Signal mit p-Bit-Koeffizienten A₁, A₂, A₃, C₁, C₂, C₃ und erzeugen p-Bit-Produkte, die von den Addierern 6₁ , 6₂ , 6₃ addiert werden, wobei die Summen den Integratoren 7 zugeführt werden. In den Zwischenstufen summieren die Addierer 6₂ , 6₃ auch das Ausgangssignal des Integrators der vorhergehenden Stufe. Eine letzte Stufe umfaßt einen weiteren 1-Bit-Multiplizierer A₄, der mit dem Eingang verbunden ist und das Eingangssignal mit einem p-Bit-Koeffizienten A₄ multipliziert, und einen Addierer 6₄ , der das Produkt zu dem Ausgangssignal des Integrators 7₃ der vorhergehenden Stufe addiert. Die Summe wird dem Quantisierer Q zugeführt.
In dem DSM wird eine Zweierkomplement-Arithmetik benutzt, um die positiven und negativen p-Bit-Zahlen darzustellen. Das Eingangssignal des Quantisierers Q kann positiv sein, an dem Ausgang als +1 (logisch 1) quantisiert, oder negativ, an dem Ausgang als –1 (logisch 0) quantisiert.
Wie Casey und Angus beobachteten, "erzeugt ein 1-Bit-Prozessor ... ein 1-Bit-Ausgangssignal, das ein Audiosignal enthält, welches durch Geräusch bis zu einem nicht akzeptierbaren Niveau unverständlich ist, und es ist unerläßlich, daß das Quantisierungsgeräusch in geeig neter Weise geformt wird". Das Geräusch, das das Audiosignal unverständlich macht, ist das von dem Quantisierer Q erzeugte Quantisierungsgeräusch.
Der Quantisierer Q kann als Addierer ausgebildet sein mit einem ersten Eingang, dem ein Audiosignal zugeführt wird, und einem zweiten Eingang, dem ein Zufalls-Bitstrom (das Quantisierungsgeräusch) zugeführt wird, der im wesentlichen mit dem Audiosignal nicht korreliert ist. Auf dieser Basis wird das an dem Eingang 4 aufgenommene Audiosignal von den Multiplizierern a₁ , a₂ , a₃ , a₄ dem Ausgang 5 zugeführt und über die Multiplizierer c₁ , c₂ , c₃ von dem Ausgang 5 rückgekoppelt. Somit definieren die Koeffizienten A1 bis A4 in dem Vorwärtspfad Nullstellen der Übertragungsfunktion der Z-Transformation des Audiosignals, während die Koeffizienten C1 bis C3 in dem Rückkopplungspfad Polstellen der Übertragungsfunktion des Audiosignals definieren.
Das Geräuschsignal wird jedoch von dem Quantisierer über die Multiplizierer c₁ bis c₃ rückgekoppelt, so daß die Koeffizienten C1 bis C3 Polstellen der Übertragungsfunktion des Geräuschsignals definieren. Die Übertragungsfunktion des Geräuschsignals ist nicht die gleiche wie die Übertragungsfunktion des Eingangssignals.
Die Koeffizienten A1 bis A4 und C1 bis C3 sind so gewählt, daß sie neben anderen gewünschten Eigenschaften Schaltungsstabilität bewirken.
Die Koeffizienten C1 bis C3 sind so gewählt, daß sie eine Geräuschformung bewirken, um das Quantisierungsgeräusch in dem Audioband zu minimieren, wie dies z. B. in 3 durch die durchgezogene Linie 31 dargestellt ist.
Die Koeffizienten A1 bis A4 und C1 bis C3 sind außerdem entsprechend einer gewünschten Audiosignal-Bearbeitungscharakteristik ausgewählt.
Die Koeffizienten A1 bis A4 und C1 bis C3 können ausgewählt werden durch:

a) Ermitteln der Z-Transformation H(z) der gewünschten Filterkennlinie – z. B. Geräuschformungsfunktion und
b) Transformieren von H(z) in Koeffizienten.

Dies kann mit dem Wissen des einschlägigen Fachmanns nach den Methoden geschehen, die beschrieben sind in dem Papier "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter, Journal of Audio Engineering Society, Band 39, Nr. 7/8, 1991 Juli/August von R. W Adams et al." und
in dem oben bereits erwähnten Papier von Casey und Angus.
Eine Möglichkeit zum Berechnen der Koeffizienten ist in dem Anhang A ausgeführt.
In den verschiedenen oben erwähnten Papiere werden nur Filterstufen n-ter Ordnung betrachtet.
Die vorliegende Erfindung hat sich das Ziel gesetzt, die Benutzung von DSMs n-ter Ordnung auf andere Formen von Signalverarbeitung auszudehnen, so daß bei einer solchen Signalverarbeitung 1-Bit-Signale benutzt werden können.
Gemäß vorliegender Erfindung ist ein Signalprozessor zum Kombinieren von 1-Bit-Signalen vorgesehen mit einem Delta-Sigma-Modulator (DSM) n-ter Ordnung (mit n ≥ 1), der aufweist: einen ersten Eingang zur Aufnahme eines ersten 1-Bit-Signals, einen zweiten Eingang zur Aufnahme eines zweiten 1-Bit-Signals, einen Quantisierer zum Requantisieren eines p-Bit-Signals in 1-Bit-Form, wobei das requantisierte Signal das Ausgangssignal des Prozessor darstellt, eine Mehrzahl von Signalkombinierern mit einem ersten Kombinierer zur Erzeugung eines Integrals der additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten und des Produkts aus dem Ausgangssignal und einem dritten Koeffizienten, (n – 1) Zwischenkombinierern zur Erzeugung des Integrals der additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten, des Produkts aus dem Ausgangssignal und einem dritten Koeffizienten und dem Integral der vorhergehenden Stufe, und einem Endkombinierer zur Erzeugung einer additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten und des Integrals der vorhergehenden Stufe zur Erzeugung des genannten p-Bit-Signals, das von dem Quantisierer requantisiert wird.
Es ist also ein Signalprozessor vorgesehen, der das erste und das zweite Signal kombiniert. Die Kombinierer arbeiten mit 1-Bit-Signalen, so daß die Koeffizientenmultiplikation als 1-Bit-Multiplikation durchgeführt wird und die Notwendigkeit für unökonomische p-Bit-Multiplizierer entfällt.
Außerdem sieht der DSM auch eine Geräuschformung vor.
Die genannten ersten und zweiten Koeffizienten, die auf das erste und zweite Signal angewendet werden, können fest sein. In diesem Fall arbeitet der DSM als Addierer, der das erste und das zweite Signal in festen Proportionen addiert, die durch die Koeffizienten definiert sind.
Die ersten und zweiten Koeffizienten, die auf die ersten und zweiten Signale angewendet werden, können auch variabel sein. In diesem Fall arbeitet der DSM als Mischer und/oder Fader.
Die ersten und zweiten Koeffizienten definieren Nullstellen der Übertragungsfunktion des Eingangssignals und können fest oder variabel sein, die dritten Koeffizienten definieren jedoch Polstellen der Übertragungsfunktion des Eingangssignals und sind fest.
Wenn die ersten und zweiten Signale, die dem DSM zugeführt werden, von nicht synchronisierten Quellen erzeugt werden, werden Synchronisiermittel benötigt, damit die Bits der Signale in dem DSM phasensynchronisiert sind.
Zum besseren Verständnis der Erfindung wird nun beispielhaft auf 4 bis 6 der anliegenden Zeichnungen Bezug genommen.
4 zeigt ein schematisches Blockdiagramm eines bevorzugten Signalkombinierers gemäß der Erfindung,
5 zeigt ein schematisches Blockdiagramm eines Signalverarbeitungssystems, in dem der Kombinierer von 4 benutzt werden kann,
6 zeigt ein schematisches Blockdiagramm eines Integrators des Kombinierers von 4.
Gemäß 4 besitzt der Signalkombinierer einen Delta-Sigma-Modulator (DSM) n-ter Ordnung, wobei n gleich 2 oder größer ist. Das dargestellte Beispiel ist ein DSM dritter Ordnung (n = 3), wobei n jedoch auch größer als 3 sein kann.
Die Ordnung des DSM wird durch die Zahl der Integratorstufen bestimmt. In dem DSM von 4 und gemäß der Erfindung umfaßt jede Integratorstufe einen Addierer 61, 62, 63 mit drei Eingängen, einen mit einem Integrator 71, 72, 73 verbundenen Ausgang, einen mit einem ersten Eingang des Multiplizierers verbundenen ersten Koeffizientenmultiplizierer a₁ , a₂ , a₃ zum Multiplizieren eines ersten 1-Bit-Signals mit einem Koeffizient A1, A2, A3, einem mit einem zweiten Eingang des Addierers verbundenen zweiten Koeffizientenmultiplizierer b₁, b₂, b₃ zum Multiplizieren eines zweiten 1-Bit-Signals mit einem Koeffizienten B1, B2, B3 und einen mit einem dritten Eingang des Addierers verbundenen dritten Koeffizientenmultiplizierer c₁ , c₂ , c₃ zum Multiplizieren des 1-Bit-Ausgangssignals des DSM mit einem dritten Koeffizienten C1, C2, C3.
Eine letzte Stufe des DSM umfaßt einen Addierer 64 mit drei Eingängen, die verbunden sind mit einem ersten Koeffizientenmultiplizierer a₄ zum Multiplizieren des ersten Signals mit einem ersten Koeffizienten A4, einem zweiten Koeffizientenmultiplizierer b₄ zum Multiplizieren des ersten Signals mit einem zweiten Koeffizienten B4 und dem Ausgang des Integrators 73 der vorhergehenden Stufe. Der Addierer 64 hat einen Ausgang, der mit einem Quantisierer Q verbunden ist.
Die Addierer 62, 63 in den Zwischenstufen haben jeweils einen vierten Eingang, dem das Ausgangssignal des Integrators 71, 72 der vorhergehenden Stufe zugeführt wird.
Alle Multiplizierer a₁ bis a₄ , b₁ bis b₄ und c₁ bis c₄ sind 1-Bit-Multiplizierer, die die ihnen zugeführten 1-Bit-Signale mit p-Bit-Koeffizienten multiplizieren, um p-Bit-Multiplikanden zu erzeugen.
Die Addierer 61 bis 64 und die Integratoren 71 bis 73 arbeiten mit p-Bit-Signalen.
Die p-Bit-Signale werden z. B. in Form von Zweierkomplementen dargestellt, wodurch positive und negative Zahlen dargestellt werden.
Der Quantisierer Q ist ein Komparator mit dem Schwellwertpegel Null. Negative Eingangssignale des Quantisierers werden als –1 (logisch 0) kodiert und positive als +1 (logisch 1), um an dem Ausgang 5 das 1-Bit-Ausgangssignal zu erzeugen.
Das erste und das zweite 1-Bit-Signal werden Eingängen 4A und 4B zugeführt. Eine Synchronisierschaltung 40 synchronisiert das erste und das zweite Signal auf einen lokalen Takt, der von einer Taktschaltung 41 geliefert wird. Die Synchronisierschaltung kann die beiden Eingangssignale getrennt auf den lokalen Takt synchronisieren. Die Taktschaltung 41 steuert auch das Takten des DSM.
Die Koeffizienten A1 bis A4, B1 bis B4 und C1 bis C3 werden nach den in den oben erwähnten Papieren beschriebenen Verfahren ausgewählt im Hinblick auf

a) Schaltungsstabilität und
b) Geräuschformung.

Die Koeffizienten C1 bis C3 haben feste Werte und lieferndie Geräuschformung.
Die Koeffizienten A1 bis A4 und B1 bis B4 definieren Nullstellen der Übertragungsfunktion der Eingangssignale und steuern so die für die Signale wirksame Verstärkung.
Nach einem Ausführungsbeispiel der Erfindung werden die Koeffizienten A1 bis A4 und B1 bis B4 so gewählt, daß das erste und das zweite Signal in festen Proportionen summiert werden, die durch die Koeffizienten definiert sind. So können die Koeffizienten A1 bis A4 von den Koeffizienten B1 bis B4 verschieden sein. Die Koeffizienten A1 bis A4 können jedoch auch den entsprechenden Koeffizienten B1 bis B4 gleich sein.
Nach einem anderen Ausführungsbeispiel der Erfindung sind die Koeffizienten A1 bis A4 und B1 bis B4 variabel, um ein Mischen des ersten und des zweiten Signals in variablen Proportionen zu ermöglichen. Die variablen Koeffizienten A1 bis A4, B1 bis B4 werden von einem Koeffizientengenerator 42 erzeugt. Der Generator 42 kann ein Koeffizientenspeicher sein, der Sätze von Koeffizienten speichert, die nach Maßgabe eines Steuersignals CS durch eine variable Adressieranordnung adressiert werden.
Alternativ kann der Koeffizientengenerator 42 ein Mikrocomputer sein, der die Koeffizienten nach Maßgabe eines Steuersignals erzeugt.
Der DSM von 4 kann für die Verarbeitung von Audiosignalen benutzt werden. So zeigt 5 einen Audiosignalmischer, der Signalmischer 50 bis 53 mit jeweils zwei Eingängen aufweist. Jeder dieser Mischer ist ein DSM, wie er in 4 dargestellt ist, mit dem variablen Koeffizientengenerator 42. Die Ausgangssignale von Paaren (50, 51 und 52, 53) der Mischer werden Addierern 54 und 55 zugeführt, die DSMs aufweisen, wie sie in 4 dargestellt sind, mit festen Koeffizienten A1 bis A4 und B1 bis B4. Ein letzter Addierer 56 ist ähnlich aufgebaut wie die Addierer 54 oder 55.
Wenn DSMs in Reihe kaskadiert werden, wie dies z. B. in 5 dargestellt ist, kann es notwendig sein, Zwischenstufenfilter vorzusehen, um das Entstehen von Geräusch zu verhindern, das die Stabilität der DSMs beeinträchtigen kann. Die Zwischenstufenfilter können so vorgesehen sein, wie dies in der gleichzeitig eingereichten UK-Anmeldung 9624674.9 (Anwaltsaktenzeichen I-96-16 P/1507.GB) (gleichzeitig eingereichte europäische Patentanmeldung EP 0 845 868 ) oder der UK-Anmeldung 9624673.1 (Anwaltsaktenzeichen I-96-25 P/ 1510.GB) (gleichzeitig eingereichte europäische Patentanmeldung EP 0 845 867 ) beschrieben ist.
Wenn die Koeffizienten A1 bis A4, B1 bis B4 und C1 bis C3 fest sind, kann die Kombination der Koeffizientenmultiplizierer a₁ , b₁, c₁ und Addierer 61 in jeder Stufe des DSM durch eine in einem ROM gespeicherte Tabelle implementiert werden. Für jeden Koeffizienten A1, B1, C1, der mit einem 1-Bit-Signal multipliziert wird, gibt es nur zwei Ergebnisse +A1, –A1, +B1, –B1 und +C1, –C1. Die verschiedenen additiven Kombinationen dieser Ergebnisse sind in einem ROM gespeichert, das dann einfach durch die 1-Bit-Signale adressiert wird.
Für variable Koeffizienten kann die Vorrichtung benutzt werden, die in der gleichzeitig eingereichten Anmeldung UK 9624643.4, Anwaltsaktenzeichen I-96-18 P/1529.GB (gleichzeitig eingereichte europäische Patentanmeldung EP 0 845 749 ) beschrieben ist.
Zur Vervollständigung zeigt 6 ein Beispiel für einen Integrator 71, 72 oder 73. Der Integrator umfaßt einen Addierer 600 und ein Verzögerungselement 610. Das Ausgangssignal des Verzögerungselements 610 wird zu dem Addierer rückgekoppelt, um das Integrationsergebnis zu akkumulieren. Außer wenn eine Nachschlagetabelle benutzt wird, kann der Addierer 61, 62, 63 jeder Stufe auch als Addierer 600 benutzt werden.
Anhang A
Berechnung der Koeffizienten
Dieser Anhang umreißt eine Prozedur zum Analysieren eines DSM fünfter Ordnung und zur Berechnung der Koeffizienten für eine gewünschte Filterkennlinie.
A zeigt einen DSM fünfter Ordnung mit Koeffizienten a bis f und A bis E, mit Addierern 6 und Integratoren 7. Die Integratoren 7 erzeugen jeweils eine Einheitsverzögerung. Die Ausgangssignale der Integratoren sind von links nach rechts mit s bis w bezeichnet. Das Eingangssignal des DSM ist ein Signal x[n], wobei [n] eine Abtastprobe in einer getakteten Sequenz von Abtastproben bezeichnet. Das Eingangssignal des Quantisierers Q ist mit y[n] bezeichnet und bildet gleichzeitig das Ausgangssignal des DSM. Die Analyse basiert auf einem Operationsmodell, bei dem angenommen wird, daß der Quantisierer Q einfach ein Addierer ist, der ein Zufallsgeräusch zu dem verarbeiteten Signal addiert. Der Quantisierer wird deshalb in dieser Analyse ignoriert.
Das Signal y[n] = fx[n] + w[n], d. h. das Ausgangssignal y[n] bei der Abtastprobe [n] ist das Eingangssignal x[n], multipliziert mit dem Koeffizienten f, zuzüglich dem Ausgangssignal w[n] des vorhergehenden Integrators 7.
Wenn man auf jedes Ausgangssignal der Integratoren 7 die gleichen Prinzipien anwendet, ergibt sich der Gleichungssatz 1. y[n] = fx[n] + w[n] w[n] = w[n – 1] + ex[n – 1] + Ey[n – 1] + v[n – 1] v[n] = v[n – 1] + dx[n – 1] + Dy[n – 1] + u[n – 1] u[n] = u[n – 1] + cx[n – 1] + Cy[n – 1] + t[n – 1] t[n] = t[n – 1] + bx[n – 1] + Bx[n – 1] + s[n – 1] s[n] = s[n – 1] + ax[n – 1] + Ay[n – 1]
Diese Gleichungen werden in bekannter Weise in z-Transformationsgleichungen transformiert und ergeben den Gleichungssatz 2. Y(z) = fX(z) + W(z) W(z)(1 – z–1) = z–1(eX(z) + EY(z) + V(z)) V(z)(1 – z–1) = z–1(dX(z) + DY(z) + U(z)) U(z)(1 – z–1) = z–1(cX(z) + CY(z) + T(z)) T(z)(1 – z–1) = z–1(bX(z) + BY(z) + S(z)) S(z)(1 – z–1) = z–1(aX(z) + AY(z))
Die z-Transformationsgleichungen können gelöst werden, um Y(z) als einzelne Funktion von X(z) abzuleiten (Gleichung 3)
Dies läßt sich wieder so ausdrücken, wie dies auf der rechten Seite der folgenden Gleichung 4 dargestellt ist. Eine gewünschte Übertragungsfunktion des DSM kann in serieller Form Y(z)/X(z) dargestellt werden, die auf der linken Seite der folgenden Gleichung gegeben ist und mit der rechten Seite in Gleichung 4 gleichgesetzt werden.
Die Gleichung 4 kann gelöst werden, um die Koeffizienten f bis a aus den Koeffizienten α₀ bis α₅ und die Koeffizienten E bis A aus dem Koeffizienten β₀ bis β₅ folgendermaßen herzuleiten, wobei darauf hingewiesen wird, daß die Koeffizienten α_n und β_n in bekannter Weise gewählt sind, um eine gewünschte Übertragungsfunktion zu erzeugen.
f ist der einzige z⁰-Term im Nenner. Deshalb ist f = α₀.
Der Ausdruck α₀(1 – z^–1)⁵ wird dann von dem linken Zähler subtrahiert, so daß sich α0 + α1z–1 ... + ... α5z–5 – α0(1 – z–1)5 ergibt, das neu berechnet wird.
In ähnlicher Weise wird f(1 – z^–1)⁵ von dem rechten Zähler subtrahiert. Dann ist e der einzige z^–1-Ausdruck und kann mit dem entsprechenden α₁ in dem neu berechneten linken Zähler gleichgesetzt werden.
Der Prozeß wird für alle Terme in dem Zähler wiederholt.
Der Prozeß wird für alle Terme in dem Nenner wiederholt.
Anhang

Claims

Signalprozessor zum Kombinieren von 1-Bit-Signalen, mit einem Delta-Sigma-Modulator (DSM) n-ter Ordnung (mit n ≥ 1), der aufweist: einen ersten Eingang zur Aufnahme eines ersten 1-Bit-Signals, einen zweiten Eingang zur Aufnahme eines zweiten 1-Bit-Signals, einen Quantisierer zum Requantisieren eines p-Bit-Signals in 1-Bit-Form, wobei das requantisierte Signal das Ausgangssignal des Prozessor darstellt, eine Mehrzahl von Signalkombinierern mit einem ersten Kombinierer zur Erzeugung eines Integrals der additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten und des Produkts aus dem Ausgangssignal und einem dritten Koeffizienten, (n – 1) Zwischenkombinierern zur Erzeugung des Integrals der additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten, des Produkts aus dem Ausgangssignal und einem dritten Koeffizienten und dem Integral der vorhergehenden Stufe, und einem Endkombinierer zur Erzeugung einer additiven Kombination des Produkts aus dem ersten Signal und einem ersten Koeffizienten, des Produkts aus dem zweiten Signal und einem zweiten Koeffizienten und des Integrals der vorhergehenden Stufe zur Erzeugung des genannten p-Bit-Signals, das von dem Quantisierer requantisiert wird.
Prozessor nach Anspruch 1, bei dem die ersten Koeffizienten und die zweiten Koeffizienten so gewählt sind, daß das erste und das zweite Signal in Proportionen kombiniert werden, die durch die ersten und die zweiten Koeffizienten definiert sind.
Prozessor nach Anspruch 1 oder 2, bei dem die dritten Koeffizienten so gewählt sind, daß sie eine Geräuschformung liefern.
Prozessor nach Anspruch 1, 2 oder 3, bei dem die ersten Koeffizienten variabel sind.
Prozessor nach Anspruch 1, 2, 3 oder 4, bei dem die zweiten Koeffizienten variabel sind.
Prozessor nach Anspruch 4 oder 5, ferner mit einer Einrichtung zur Erzeugung der variablen Koeffizienten.
Prozessor nach Anspruch 1, 2 oder 3, bei dem die ersten und zweiten Koeffizienten fest sind.
Prozessor nach einem der vorhergehenden Ansprüche, bei dem die ersten Koeffizienten der jeweiligen Kombinierer verschieden sind.
Prozessor nach einem der vorhergehenden Ansprüche, bei dem die zweiten Koeffizienten der jeweiligen Kombinierer verschieden sind.
Prozessor nach Anspruch 9, bei dem jeder der Kombinierer eine Tabelle aufweist.
Prozessor nach einem der vorhergehenden Ansprüche mit einer Einrichtung zum Synchronisieren der Bits des ersten und zweiten Signals an dem ersten bzw. dem zweiten Eingang auf einen lokalen Takt, der das Takten des DSM steuert.
Audiosignalprozessor, der einen Prozessor nach einem der vorhergehenden Ansprüche aufweist.