DE69124238T2

DE69124238T2 - Digitaler Sigma-Delta-Modulator

Info

Publication number: DE69124238T2
Application number: DE69124238T
Authority: DE
Inventors: Didier Rene Haspeslagh; Erik Moerman
Original assignee: Alcatel Bell NV
Current assignee: Nokia Bell NV
Priority date: 1991-06-28
Filing date: 1991-06-28
Publication date: 1997-07-03
Anticipated expiration: 2011-06-29
Also published as: FI922989A; CA2072526C; US5325399A; JPH05206958A; ES2099153T3; NO922305L; EP0531604A1; EP0531604B1; NO922305D0; DE69124238D1; FI922989A0; CA2072526A1

Description

Die Erfindung bezieht sich auf einen digitalen Sigma-Delta-Modulator mit Mehrphasenoperationen zeitmultiplexer Mittel, der eine Addiereinrichtung zur Erzeugung einer mehrfachen Integration enthält.
Ein solcher Modulator zweiter Ordnung auf der Grundlage einer Konfiguration mit zwei Schleifen; bei dem die digitalen Integratoren jedoch durch Addier- und Speicherstrukturen mit einem zeitmultiplexen Rechenwerk; das entsprechend den zwei Integrationen zwei Operationsphasen besitzt, realisiert werden, ist im IEEE Journal of Solid-State Circuits, Vol 24, Nr. 2, April 1989, S. 274 bis 280, speziell auf Seite 278, als Teil eines Zweikanal-Sprachband-PCM-Codierers-Decodierers skizziert. Die dargestellte Grundkonfiguration unterscheidet sich von der klassischen Doppelschleifenschaltung dadurch, daß sich die Verzögerungsschaltung des Ausgangsintegrators nicht im Vorwärtspfad unmittelbar hinter der Addiereinrichtung befindet, sondern in der Rückkopplungsschleife für den Eingangsintegrator, wobei eine dritte Verzögerungsschaltung zwischen dem Ausgangsintegrator und der Quantisiereinrichtung hinzugefügt wird. Mit anderen Worten, man behält eine Verzögerungsschaltung im Vorwärtspfad, da sie aber hinter die Rückkopplungsschleife verschoben wird, enthält diese auch eine Verzögerungsschaltung, um die Äquivalenz mit der klassischen Schaltung beizubehalten. Letzteres wird beispielsweise erläutert in den IEEE Transactions on Communications, Vol. COM-33, Nr. 3, März 1985, S. 249 bis 258, wo die Vorteile der doppelten Integration im Zusammenhang mit zweistufiger Quantisierung untersucht werden in Verbindung mit allgemeineren Strukturen, die drei oder mehr Rückkopplungsschleifen und Quantisiereinrichtungen besitzen und nicht auf nur zwei Stufen begrenzt sind. Im ersten oben erwähnten Artikel werden die digitalen Verzögerungsschaltungen als Register verwendet, wobei während einer ersten Operationsphase der Inhalt des ersten zum digitalen Eingangssignal addiert wird. Das Ergebnis wird verwendet, um dieses erste Register zu aktualisieren, und es wird zum Inhalt des zweiten Registers addiert. Die Quantisierung wird erreicht, indem das Vorzeichenbit des zweiten Registers verwendet wird. Die 1-bit-Subtraktion des Quantisiererbits geschieht durch Bitmanipulation des höchstwertigen Bits des Eingangssignals der ersten Phase und des Eingangssignals, das während Phase zwei vom ersten Register kommt. Eine Bitmanipulation durch logische kombinatorische Methoden mit den höchstwertigen Bits der zwei Zahlen, deren Differenz zu bestimmen ist, ohne eine vollständige Subtraktion auszuführen, wird beispielsweise in der US-Patentschrift 4209773 dargestellt sowie in den IEEE Transactions on Communications, Vol COM-27, Nr. 2, Februar 1979, S. 283 bis 295, insbesondere auf S. 288, wo ein digitaler Delta-Sigma-Modulator mit einer Schleife als Teil eines Einkanal-PCM-Coders-Decoders beschrieben wird. Dort benutzt man Zweierkomplement-Arithmetik mit parallelen Bit-Operationen, was ebenfalls in der US-Patentschrift 4270027 für eine Telefon-Amtsleitungs-Einheit mit einem Delta- Sigma-Digital-Analog-Wandler der Fall ist, wo nur ein Addierer ohne zusätzlichen Subtrahierer verwendet wird, was beispielsweise in Fig. 5 dieses Patentes für die digitale Integration mit einer Schleife dargestellt ist.
Die Lösung des ersten Artikels, die eine zeitmultiplexe Arithmetikeinheit für einen digitalen Sigma-Delta-Modulator zweiter Ordnung benutzt, wo von einer Konfiguration mit Doppelschleifenschaltung ausgegangen wird und die Ein- und Ausgangsintegratoren jeweils Register enthalten, die Verzögerungen für die RÜckkopplungsschleifen bereitstellen, macht zwei getrennte Register, die jeweils den Ein- und Ausgangsschaltern zugeordnet sind, die während der zwei Operationsphasen geeignete Verbindungen zum Addierer und zum DSDM-Eingang freigeben, erforderlich. Besonders wenn man eine solche zeitmultiplexe Lösung in einer speziellen Struktur realisiert, die nicht auf einer zeitmultiplexen, auch für andere Zwecke benutzten Arithmetikeinheit beruht, wäre es wünschenswert, drei Zweiwegeschalter zu vermeiden, die die Eingänge und den Ausgang des Addierers mit den zwei Registern und mit dem DSDM-Eingang in einer für die zwei Operationsphasen geeigneten Art und Weise verbinden sollen. Dies trifft um so mehr bei einer Slice-Architektur zu, beispielsweise mit parallelen 17-bit-Operationen, wenn man beispielsweise in CMOS die Chipfläche minimieren möchte. In gleicher Weise würden Einsparungen bezüglich der Lösung mit zwei getrennten Registern helfen, dieses Ziel zu erreichen.
Anstelle der modifizierten Architektur des grundlegenden Doppelschleifen-DSDM zweiter Ordüung, die im ersten Artikel für eine zeitmultiplexe Vorgehensweise benutzt wird, kann man auch die Verzögerungsschaltung des Eingangsintegrators nicht in der Rückkopplungsschleife, sondern im Vorwärtspfad haben, unmittelbar nach dem Addierer, wie für den Ausgangsintegrator. Dies wird beispielsweise in den IEEE Transactions on Communications, Vol COM-31, Nr. 3, März 1983, S. 360 bis 369, sowie im IEEE Journal of Solid-State Circuits, Vol 23, Nr. 6, Dezember 1988, S. 1298 bis 1308, insbesondere auf Seite 1300, dargestellt, wo man die Herleitung dieser modifizierten Struktur aus der herkömmlichen erläutert.
Eine allgemeine Aufgabe der Erfindung besteht darin, einen DSDM zu realisieren, der zeitmultiplexe Mittel benutzt, die auf einem digitalen Integrator mit einer Verzögerungsschaltung beruhen, die sich im Vorwärtspfad hinter dem Addierer befindet.
Entsprechend der Haupteigenschaft der Erfindung enthält der Modulator Schaltmittel, die abwechselnd Pfade zwischen einem Eingang des Addierers einerseits und dem Eingang des Modulators andererseits oder über entsprechende Verzögerungsschaltungen sowohl mit dem Ausgang als auch mit dem anderen Eingang des Addierers herstellen.
Auf diese Weise kann der DSDM für jede digitale Eingangsdatenmenge in zeitgeteiltem Multiplexbetrieb zwei oder mehr Integrationen ausführen, wobei die Verwendung vieler Register, die Mehrbitworte parallel speichern, vermieden wird und nur getaktete digitale Verzögerungsschaltungen benötigt werden. Ebenso wird nur ein einzelner Zweiwege-Mehrbitschalter benötigt.
Die oben erwähnten und weitere Aufgaben und Eigenschaften der Erfindung werden klarer, und die Erfindung selbst wird am besten verstanden, wenn man sich auf die folgende Beschreibung einer Ausführungsform bezieht, die im Zusammenhang mit den beigefügten Zeichnungen zu sehen ist, deren Blockdiagramme darstellen:
Fig. 1 einen allgemeinen DSDM zweiter Ordnung mit inneren und äußeren Rückkopplungsschleifen;
Fig. 2 eine Ausführungsform eines DSDM zweiter Ordnung entsprechend der Erfindung.
Fig. 1 zeigt einen DSDM zweiter Ordnung, mit einem durch 17 markierten Schrägstrich über seinem Eingang, um anzuzeigen, daß er für die parallele Verarbeitung von 17-bit-Eingangsworten ausgelegt ist, wobei im allgemeinen jedes der 17 Bits durch den Eingangsintegrator INT1 und den Ausgangsintegrator INT2 läuft, um den Ausgang über einen Schwellwertdetektor TD zu erreichen, der einen Einbitausgang bereitstellt, der auch über entsprechende Übertrager Fl und F2 zu den Subtrahierern SB1 und SB2 an den Eingängen von INT1 bzw. INT2 zurückgekoppelt wird. In diesen laufen die Worte durch entsprechende Übertrager G1 und G2, um die jeweiligen Addierer AD1 und AD2 zu erreichen, die Bestandteil der Integratoren sind, und deren Ausgänge über entsprechende Verzögerungsschaltungen DL1 und DL2, die beide eine durch z**-1 bezeichnete Einwortverzögerung erzeugen, zu ihren anderen Eingängen rückgekoppelt werden. Während sich DL1 in der inneren Rückkopplungsschleife von INT1 befindet, befindet sich DL2 im Vorwärtspfad von INT2, aber wie anfangs dargestellt wurde, kann sich DL1 im Gegensatz zu der in Fig. 1 dargestellten herkömmlichen Form in der modifizierten Architektur ebenso wie DL2 im Vorwärtspfad befinden.
Verschiedene Gesamtübertragungsantworten können für die allgemeine Schaltung von Fig. 1 mit Hilfe des Ergebnisses der z- Transformation einer Eingangsübertragungsfunktion betrachtet werden. Wir beginnen zuerst mit der Übertragungsfunktion der Integratoren, die (INT2) entsprechend der Verzögerungsschaltung (DL2) im Vorwärtspfad unmittelbar nach dem Addierer (AD2) beispielsweise in dem fünften (1988) der oben angesprochenen Artikel durch g(z-k)**-1 gegeben ist. Dies enthält einen Verstärkungs- (G2) Parameter g sowie einen Verlustparameter k, der die Möglichkeit eines Integratorverlustes berücksichtigt, so daß die Gleichstromverstärkung (z=1) nicht länger unendlich ist (k=1) und der obige Ausdruck dann gleich g(1-k)**-1 wird.
Wenn sich andererseits die Verzögerungsschaltung (DL1) in der Rückkopplungsschleife des- Integrators befindet (INT1), ergibt sich die verallgemeinerte Antwort gz(z-k)**-1, wobei diese Multiplikation mit z der Verzögerung z**-1 entspricht, die sich nicht länger im Vorwärtspfad befindet.
Mit solchen möglichen Werten für die Integratorübertragungsfunktion können jetzt verschiedene Gesamtübertragungsfunktionen für die allgemeine Schaltung von Fig. 1 betrachtet werden. Startet man mit DL1 und DL2 so wie dargestellt, kann man zeigen, daß die Ausgabe der z-Transformation auf die Eingabeantwort T(z) gleich
T(z) = z/D(Z) (1)
ist, wobei D(z) definiert ist durch
g1g2D(z) = z**2-(k1+k2-f1g1g2-f2g2) z+k1(k2-f2g2) (2)
und f1, f2, g1, g2 die jeweiligen Verstärkungen von F1, F2, G1, G2 und k1, k2 die Verlustfaktoren von INT1, INT2 durch ihre Rückkopplungsschleifen sind. Befindet sich DL1 wie DL2 jetzt im Vorwärtspfad, dann wird (1) zu
T(z) = 1/D(Z) +f1(1-z), (3)
wobei die Schaltung von Fig. 1 beibehalten wird, aber eine Verzögerung z**-1 in F1 zwischen dem Ausgang und dem Eingang des Modulators (1) eingeführt wird; ändert damit zu
T(z) = z/D(Z) +f1(1-z), (4)
wobei diese Multiplikation von (3) mit z, um (4) zu erhalten, wieder der Tatsache entspricht, daß sich eine Verzögerung z**-1 nicht länger im Vorwärtspfad befindet, genau so wie z beim Übergang von (1) nach (3) im Zähler verschwindet. Dies erklärt sich, wenn man beachtet, daß mit einer Verzögerung von z**-1 (nicht dargestellt) vor dem DSDM von Fig. 1, mit einer gleichen Verzögerung in F1 und mit DL1 so wie dargestellt in der Rückkopplungsschleife, diese drei z**-1-Verzögerungen einer einzigen Verzögerung in der Vorwärtsschleife von INT1 äquivalent sind.
Betrachtet man (1) und (3) mit D(z) so wie durch (2) definiert, dann kann man die früher erwähnte Relation zwischen den Schaltungen mit DL1 im Rückkopplungs- oder im Vorwärtspfad unter den Bedingungen überprüfen, die im oben angesprochenen fünften Artikel (1988) angegeben sind. Angesichts der Verzögerungsdifferenz z**-1 zwischen den zwei Fällen können (1) und (3) natürlich nicht vollständig gleichartig werden, sie können aber beispielsweise gleich z**-1 bzw. z**-2 werden, wenn sie Nenner sowohl von (1) als auch von (3) auf z**2 reduziert werden, was im Fall von Fig. 1
k1 = f1g1g2 (5)
k2 = f2g2 (6)
erzwingt, und mit DL1 und DL2 im Vorwärtspfad
k1**2 = f1g1g2 (5')
k1+k2 = f2g2. (6')
Somit werden (5) und (6) beispielsweise erfüllt, wenn alle auftretenden Parameter im wesentlichen gleich 1 sind, während dies für (5') und (6') mit der Ausnahme von g1=0,5 und g2=2 gilt. Aber wie im fünften (1988) der oben angesprochenen Artikel angemerkt ist, kann g2 wegen des TD-Quantisierers tatsächlich auch gleich 0,5 sein, ohne die Leistungsfähigkeit des Modulators zu beeinträchtigen.
Befinden sich sowohl DL1 als auch DL2 in den Vorwärtspfaden der Integratoren, dann zeigt der vierte (1983) oben erwähnte Artikel eine spezielle Antwort, die dem entspricht, daß der Nenner von (3) nicht mehr nur gleich z**2, sondern gleich dem Ausdruck z**2-z+0,5 ist, dessen Pole innerhalb des Einheitskreises liegen. Wie mit Hilfe von (2) überprüft werden kann, entspricht dies dem, daß alle Parameter gleich eins sind, diesmal mit der Ausnahme f1 = 0,5.
Wie bereits für die Schaltung des ersten (1989) des oben erwähnten Artikels angemerkt, kann anstelle der Darstellung von Fig. 1 INT2 identisch mit INT1 sein, vorausgesetzt, der Eingang von TD ist jetzt über eine dritte z**-1-Verzögerungsschaltung (nicht dargestellt) mit dem Ausgang von AD2 verbunden, wobei diese zusammen mit DL2 jetzt in der Rückkopplungsschleife von INT2 gleichwertig zur dargestellten DL2 ist, so daß die Antwort noch durch (1) definiert ist.
In bezug auf Fig. 2, die nachstehend weiter beschrieben wird, ist es die Antwort von (3), die für die die Schaltung so wie dargestellt benutzt wird, d.h. mit DL1, das sich in Fig. 1 so wie DL2 im Vorwärtspfad befindet, und darüber hinaus mit z**-1- Verzögerungen, die in beiden Vorwärtsintegrationspfaden wirken, und weiterhin mit F1, das eine Verstärkung von 0,5 erzeugt, während f2=g1=g2=1 gilt, so daß der Nenner von (3) durch z**2-z+0,5 gegeben ist, was die oben bevorzugte Antwort ist. Angesichts der oben angegebenen Äquivalenz kann man auch anmerken, daß, wenn vor dem Eingang des DSDM eine zusätzliche Verstärkung von 0,5 auftritt, diese bevorzugte Antwort genau die gleiche bleibt, wenn eine solche Verstärkung von 0,5 vor dem.Eingang und in F1 durch Verstärkungen von 1 ersetzt wird, d.h. daß vor dem DSDM keine Dämpfung auftritt, und durch G1, das jetzt eine Verstärküng von 0,5 liefert, während f1=f2=g2=1 gilt.
Fig. 2 zeigt einen DSDM, der eine grundlegend digitale Integratorstruktur enthält, die wiederholt in Multiphasenoperationen zu benutzen ist und von dem Addiererausgang AD gebildet wird, der direkt DL3 speist, was in der Vorwärtsschleife die z** -1-Verzögerung für beide Integrationen liefert. Aber da diese jetzt im Zeitteilungsmultiplexbetrieb ausgeführt werden, wobei der einzelne Addierer AD anstelle von AD1 und AD2 in Fig. 1 benutzt wird, wie nachstehend betont werden wird, ist Sorgfalt notwendig, wenn diese überlappten Ein- und Ausgabeintegrationen mit denen von Fig. 1 und ihren zugeordneten Anworten, so wie sie durch (1) und (3) definiert sind, verglichen werden.
Die Integrator-Rückkopplungsschleife enthält jetzt zwei parallele Hauptpfade vom Ausgang von DL3, den ersten über den Multiplexer-Zweiwegeschalter SW1, d.h. mit drei Klemmensätzen, zu einem Eingang des Addierers AD, und den zweiten über die Verzögerungsschaltung DL4 zum anderen Eingang von AD. Genau wie die z**-1-Verzögerungsschaltung DL3 hat DL4 einen durch einen Taktgeber (nicht dargestellt) gesteuerten Zugang zu seinem Eingang und seinem Ausgang. Sind DL3 und DL4 in Reihe geschaltet, kann man jetzt zwei aufeinanderfolgende DL3-Ausgabeworte gleichzeitig verfügbar haben, wenn auch mit Modifikationen, wie nachstehend ausführlich erklärt wird, eins am Eingang und das andere (modifiziert) am Ausgang, so daß sie durch AD addiert werden können. Dies geschieht nur während der sogenannten geraden Zyklen des Rechteckimpulstaktes, wenn sich SW1, das mit der halben Taktfrequenz arbeitet, in der Bedingung "unterbrochene Leitung" befindet, während in den ungeraden Zyklen SW1 den Addierer AD mit dem DSDM-Eingang verbindet, so daß die SW1-Periode einer Abtastperiode entspricht.
Der zweite parallele Rückkopplungspfad läuft auch über einen weiteren Multiplexer-Zweiwegeschalter SW2, d.h. mit drei Klemmensätzen, sowie über eine Verlustlogikschaltung LL an einem der SW2-Ausgänge, aber diese Elemente zwischen DL4 und AD, deren Funktion später beschrieben wird, sind für die Grundoperation nicht wichtig, für die man eine direkte Verbindung zwischen DL4 und AD betrachten kann. Der Schalter SW1 andererseits hat eine wesentliche Funktion, da einer seiner beiden Eingänge den DSDM- Eingang bildet. Den Ausgang des DSDM erhält man vom Schwellwertdetektor oder Quantisierer TD, der am Ausgang von DL3 angeschlossen ist, jedoch über einen Pufferschalter SW3.
Im Gegensatz zu diesem letzten Schalter, den nur ein (Ausgangs-) Bit zu durchlaufen hat, müssen SW1 und SW2 alle Bits parallel verarbeiten. Fig. 2 zeigt aber, daß, wenn man wie in Fig. 1 17 Bits betrachtet, einige davon unterschiedlich verarbeitet werden, insbesondere einige der höchstwertigen Bits, um für die Wirkung solcher Subtraktoren wie SB1 und SB2 von Fig. 1 zu sorgen, die aber in Fig. 2 nicht vorhanden sind, wo der einzelne Addierer AD jetzt für die Realisierung von DSDM höherer Ordnung, wie zum Beispiel des Systems von Fig. 1, sorgen kann, indem zwei verschiedene Integratoren (INT1 und INT2) in Reihe benutzt werden.
Wenn man den ersten Integrator INT1 von Fig. 1 betrachtet, müssen, wenn sein vorhergehender Subtrahierer SB1 mit AD1 integriert werden soll, einige höchstwertige Bits des Eingangssignals in einer Weise angepaßt werden, die ähnlich der in der ersten US-Patentschrift 4209773 und im früher angesprochenen dritten Artikel (1979) dargestellten ist. Dort wird bei Eingangssignalen von m Bits und, wie oben erläutert, unter Benutzung der Zweierkomplementdarstellung, der Addierer mit den m-1 niederwertigeren Bits des Eingangssignals gespeist, mit einem höheren Bit, das dem invertierten Eingangssignal MSB entspricht, und mit einem (m+1)-ten höchstwertigen Bit für den Eingang des Addierers, das gleich dem invertierten DSDM-quantisierten Ausgangsbit ist.
Fig. 2 zeigt eine ähnliche Anordnung, mit der Ausnahme, daß, wie durch den entsprechend numerierten Schrägstrich dargestellt ist, die beiden höchstwertigen Bits, die über SW1 zu AD geführt werden, in dem Zustand, der durch die durchgezogenen Linien innerhalb der Darstellung dieses Multiplexer-Zweiwegeschalters angezeigt wird, gleich dem invertierten Ausgangsbit sind, das von TD bereitgestellt wird. So wie dargestellt, wird dieses Bit zu SW1 über einen dritten parallelen Hilfsrückkopplungspfad zurückgeführt, der das NICHT-Glied INV1 und die Verzögerungsschaltung DL5 enthält und zwei gleiche Bits an SW1 ausgibt, was durch den mit 2 gekennzeichneten Schrägstrich angezeigt wird.
Der Grund, warum die zwei höchstwertigen Bits jetzt das invertierte Ausgangsbit sind, erklärt sich, wenn man die möglichen Werte für die drei höchstwertigen Bits betrachtet, die in Fig. 1 SB1 zugeordnet sind, wobei die niedrigstwertigen Bits des Eingangs von denen des F1-Ausgangs nicht beeinflußt werden:
Es gibt nur zwei mögliche Werte für den Eingang des DSDM und für den F1-Ausgang. Beginnt man mit letzterem unter der früheren Annahme, daß F1 eine skalare Verstärkung von 0,5 liefert, was gleich einer Verschiebung um ein Bit nach rechts ist, wobei alle Codes in der Zweierkomplement-Schreibweise dargestellt werden, dann sind nur 001 oder 111 mögliche Werte für die drei von F1 erzeugten höchstwertigen Bits. Tatsächlich ist das letzte Bit rechts immer gleich 1, entsprechend der Größe des subtrahierten Ausgangssignals, dessen niedrigstwertige Bits immer gleich 0 sind, während die ersten zwei Bits je nach Vorzeichen beide gleich 0 oder beide gleich 1 sind, in Abhängigkeit von der Verschiebung um ein Bit, die zu einer Vorzeichenerweiterung führt. Für den Eingang gibt es auch nur zwei mögliche Werte 000 oder 111 für die drei höchstwertigen Bits, und nur in Abhängigkeit vom Vorzeichen, d.h. 0 für einen positiven und 1 für einen negativen Wert, sind alle niedrigstwertigen Bits beliebig. Dies bringt deshalb eine doppelte Vorzeichenerweiterung mit sich, die gleich einer skalaren Verstärkung von 0,25 ist. Ein erster Faktor von 0,5 kann aus Gründen der Schleifenstabilität erklärt werden. Wenn sich vor dem DSDM eine skalare Verstärkung von 0,5 befindet und man diese mit F1 betrachtet, was eine gleiche Verstärkung liefert, so ist dies tatsächlich, wie oben bemerkt, zu G1 in Fig. 1 gleichwertig, das eine solche Verstärkung von 0,5 liefert, wenn f1=1 ist und die Verstärkung von 0,5 vor dem DSDM auch entfernt wird. Dies bedeutet, daß der Eingangsintegrator INT1 jetzt eine skalare Verstärkung von 0,5 besitzt, wie in dem fünften (1988) oben angeführten Artikel dargestellt wird, d. h. hinreichend unter eins und ausreichend für Stabilität. Andererseits muß man den anderen Faktor 0,5, der die Gesamtverstärkung von 0,25 für das Eingangssignal erzeugt, vor dem DSDM erhalten, und diese absichtliche Begrenzung des Eingangssignals vermeidet einen scharfen Abfall des Signal-Rausch-Verhältnisses, wie im vierten (1983) oben angeführten Artikel dargestellt wird.
Somit stellt die obige Tabelle die vier möglichen Ergebnisse für die drei höchstwertigen Bits am Ausgang von SB1 in Fig. 1 dar, wobei die zwei höchstwertigen Bits immer gleich sind und die niedrigstwertigen Bits die des Einganges bleiben, da die entsprechenden Bits am F1-Ausgang alle gleich Null sind. Während die zwei höchstwertigen Bits gleich dem invertierten einzelnen Ausgangsbit sind, das über IINV1 und DL5 in Fig. 1 bereitgestellt wird, ist das dritte höchstwertige Bit das invertierte Eingangsbit der gleichen Stelle, und wird, wie dargestellt, vom NICHT-Glied INV2 geliefert, während die restlichen 14 Bits, wie durch den Schrägstrich angegeben, die ursprünglichen Eingangsbits sind.
Während der Zeit, in der die Schaltung von Fig. 2 die Integrationsoperation ausführt, die der von INT und SB1 in Fig. 1 entspricht, zeigen die gestrichelten Linien in SW1 an, daß die 15+2=17 Bits am Ausgang von DL3 natürlich keine Auswirkung auf diesen Multiplexer-Zweiwegeschalter haben, aber stattdesssen die 16 niedrigstwertigen am Eingang der zusätzlichen Verzögerung DL4 aktiv sind, wobei die 15 niedrigstwertigen Bits direkt und das zweite höchstwertige Bit über INV3 und die Schalter SW4 und SW5 in invertierter Form für die beiden höchstwertigen Bits am Eingang von DL4 benutzt werden.
Dies entspricht dem Ausgangsintegrator INT2 von Fig. 1, wenn man die Arbeit des Subtrahierers SB2 einbezieht. In diesem Fall sind die Funktionen von letzterem und von AD2 in Fig. 2 zusammengebracht, indem man jetzt den Ausgang von DL2 in Fig. 1 zusammen mit dem über F2 angelegten von TD betrachtet. Da man voraussetzt, daß letzterer im Gegensatz zu 0,5 für F1 eine Verstärkung von eins besitzt, müssen nur die zwei höchstwertigen Bits des zu subtrahierenden Signals betrachtet werden, während alle niedrigstwertigen Bits ohne irgendeine Auswirkung auf die Bits an der entsprechenden Stelle am Ausgang von DL2 sind. Daher hat man wieder eine Tabelle mit vier Möglichkeiten, d.h.
was diesmal nur zwei mögliche Ergebnisse liefert. Tatsächlich ergeben die zwei höchstwertigen Bits des Ausganges vier Möglichkeiten, da aber das höchstwertige Bit das Vorzeichen des Ausganges ist, ist das subtrahierte höchstwertige Bit des F2-Ausganges immer dessen invertierter Wert, während das zweite höchstwertige Bit immer gleich 1 ist. Infolgedessen können die zwei höchstwertigen Bits des effektiven SB2-Ausganges nur 11 oder 00 sein, so wie durch die Tabelle angezeigt, d.h. gleich dem invertierten Wert des zweiten höchstwertigen Bits des Ausganges, das das höchste nach dem Vorzeichen ist und den subtrahierten Wert bestimmt. Dies rechtfertigt die Art und Weise, in der die 16 niedrigstwertigen Bits am Ausgang von DL3 die 17 Bits erzeugen, die an DL4 angelegt werden, mit SW4 und SW5 in den dargestellten Positionen.
Auf diese Weise kann eine zweite oder Ausgangsintegration ausgeführt werden, indem man den DL4-Wert durch Veränderung der Position des Multiplexer-Zweiwegeschalters SW1 sowie der Positionen der Einbitschalter SW3, SW4 und SW5 verwendet.
Während der Zeit, in der die Schalter nicht die in Fig. 2 dargestellte Position einnehmen, kann die zweite oder Ausgangsintegration von AD ausgeführt werden, das jetzt von den 17 Bits gespeist wird, die von DL3 parallel über SW1 in der Position mit den gestrichelten Linien bereitgestellt werden, während der andere AD-Eingang die DL4-Signale erhält. Während solcher Perioden ist jetzt der Eingang isoliert, während das Schließen von SW3 das Einbit-DSDM-Ausgangssignal liefert.
Man ruft dies nun zu den geraden Perioden auf, während die ungeraden die Schalter und insbesondere SW1 in den dargestellten Positionen haben, und prüft jetzt in Fig. 2 die Überlappung der zwei Integrationen, die in Fig. 1 räumlich getrennt ausgeführt werden. Sind für letzteren Aufruf I die Worte A am Eingang von DSDM, die am Eingang von INT1 und S die für die Subtraktion vom DSDM-Ausgang, dann wird die Wortfolge für INT1, wie gezeigt wird, durch
Ai = A(i-1) + Ii - Si (7)
definiert, wobei i die Werte in einem besonderen Taktzyklus definiert, so daß Ai-1 das entsprechende Wort A darstellt, das unmittelbar vor Ai kommt und sich jetzt am Ausgang von DL1 in der Rückkopplungsschleife von INT1 befindet. Ersetzt man andererseits für die entsprechende Relation, die für INT2 gilt, jeweils A durch B und I durch A, dann hat man im gleichen Taktzyklus i
Bi+1 = Bi + Ai - Si, (8)
da sich DL2 im Vorwärtspfad von INT2 befindet.
Solch eine Verschiebung des Taktzyklus für einige Werte, beispielsweise für Si, zwischen (7) und (8) verschwindet natürlich, wenn sowohl INT1 als auch INT2 ihre jeweiligen Verzögerungen DL1 und DL2 in der gleichen Position und insbesondere im Vorwärtspfad haben, wie jetzt in Fig. 2 betrachtet wird, so daß die Eingangsintegrationsfolge dann der des Ausgangs entsprechen würde, d.h.
A(i+1) = Ai + Ii - Si (7')
Man findet jedoch mit den überlappten Operationen A und B von Fig. 2, daß die Folge von alternierenden Worten A und B am Ausgang von AD die gleiche Form besitzt wie am Ausgang von DL3 eine Taktperiode später und wie am Ausgang von DL4 noch eine Taktperiode später, wobei B zu B' modifiziert wurde, um, wie oben erklärt, die Einbeziehung des Subtrahierers SB2 (Fig. 1) in den Prozeß zu berücksichtigen. Dies bedeutet, daß solche Werte für drei aufeinanderfolgende Taktperioden wie folgt tabelliert werden können:
Die sechs Spalten entsprechen den Ausgängen von SW1, AD, DL3, DL4, TD bzw. DL5 und den Phasen dieser Ausgänge entsprechend (7') und (8). Deshalb kann das Eingangswort I während der ungeraden Taktzyklen den Ausgang von SW1 in der dargestellten Position erreichen und zu I' modifiziert werden, um, wie ebenfalls oben erklärt, die Einbeziehung des Subtrahierers SB1 (Fig. 1) in den Prozeß zu berücksichtigen. Da (7') anzeigt, daß ein solches I'-Wort zu einem gleichstelligen A-Wort addiert wird, muß man in der ersten Zeile der DL4-Spalte Ai-1 haben, entsprechend zu I'i-1, und in der dritten Zeile Ai, das zu I'i zu addieren ist. Andererseits erscheint während der geraden Taktzyklen Ai in den beiden Spalten für SW1 und DL3, und (8) zeigt an, daß es zu den gleichstelligen B-Worten, d.h. zu B'i, addiert werden muß. Die vorhergehenden Betrachtungen führen so zu den 12 angezeigten Worten, die die Positionen einnehmen, die für die ersten vier Spalten dargestellt sind.
Wenn wir jetzt die fünfte und die sechste Spalte betrachten, die das Vorzeichen am Ausgang von TD und DL5 liefern, ist es wichtig, sich zu erinnern, daß man in Fig. 1 Ai aus Ii und Bi aus Ai erhält, indem man beide Male die Subtraktion des gleichen Vorzeichenwertes Si einbezieht, das man aus Bi erhielt. Aber aufgrund dessen, daß in Fig. 2 diese Operationen wegen der überlappten Prozesse in verschiedenen Taktzyklen auftreten, zeigt die erste Zeile der obigen Tabelle an, daß man, um I'i-1 am Ausgang von SW1 aus Ii-1 an seinem Eingang zu erzeugen, wegen (7') Si-1 benötigt, während sich am Ausgang von DL3 anstelle von Bi-1 bereits Bi befindet. Deshalb ist, um, wie durch (7') gefordert, Si-1 verfügbar zu haben, der Ausgang von DL3 mit dem Eingang von SW1 verbunden, über TD und DL5 in Reihe geschaltet, beide so getaktet, daß eine Verzögerung um ein Taktintervall gewährleistet wird.
Deshalb entspricht Bi in der ersten Zeile Si in der zweiten Zeile in der TD-Spalte und in der dritten Zeile in der DL5-Spalte, mit Si-1 in der ersten Zeile in der DL5-Spalte, wie von (7') gefordert. In der zweiten Zeile erschien B'i am Ausgang von DL4, wie von (8) gefordert, nachdem man Si aus den Bi erhielt, wobei man mit letzterem über INV3, SW4 und SW5 gearbeitet hat.
Somit zeigt die obige Tabelle, die auf den zwei iterativen Beziehungen (7') und (8) beruht, daß Fig. 2 Antworten des durch (3) definierten Typs erzeugen kann und insbesondere eine mit einem Nenner T(z) gleich z**2-z+0,5. Aber obwohl sich DL3 im Vorwärtspfad zwischen AD und TD befindet, ermöglichen einfache Modifikationen von Fig. 2, die in der Entfernung von DL5 bestehen und INV1 direkt mit SW1 (nicht dargestellt) verbinden sowie die Operation von SW3 um einen Taktzyklus zum Ausgang Si verschieben, Operationen, die jetzt auf den zwei iterativen Beziehungen (7) und (8) beruhen, d.h. Antworten des durch (1) definierten Typs.
Tatsächlich kann, wenn Si jetzt in der TD-Spalte der obigen Tabelle in der ersten Zeile und demzufolge Si+1 in der dritten Zeile erscheint, die modifizierte Fig. 2 entsprechend (7) arbeiten, da die erste Zeile der Tabelle dieser iterativen Beziehung entsprechen, wenn die erste Spalte (Ausgang von SW1) jetzt, wie oben angegeben, I'i anstelle von I'-1 enthält. Eine solche Verschiebung einer Abtastperiode um zwei Taktintervalle und natürlich auch das Eintragen von I'i+1 in der dritten Zeile anstelle von I'i entspricht einer Verzögerung vor dem DSDM-Eingang und hat daher keine Auswirkung auf seine Arbeit. Wie zuvor entspricht die zweite Zeile (8) und dementsprechend, anstatt daß die zweite und die dritte Zeile Antworten des durch (3) ausgedrückten Typs definieren, zeigen jetzt die erste und die zweite Zeile, daß Fig. 2, modifiziert wie zuvor, entsprechend (1) arbeitet. Natürlich können, gleichgültig, ob die allgemeine Antwort durch (1) oder (3) definiert ist, die verschiedenen Parameter wie zum Beispiel f1 und f2 noch gewählt werden, um eine spezielle Antwort, d. h. eine spezielle Funktion von z für den Nenner von T(z) zu erzeugen. Beispielsweise zeigt (2), daß mit g1, g2, k1 und k2 gleich 1 f1=f2=0,5 jetzt dazu führt, daß D(z), der Nenner von (1), gleich der oben bevorzugten Funktion z** 2-z+0,5 ist. Da, wie gezeigt, f2 für Fig. 2 gleich eins war, zieht dies offensichtlich modifizierte Bitmanipulationen nach sich, um für die Unterdrückung von SB2 in Fig. 1 zu sorgen, so daß die Beseitigung von DL5 auf der anderen Seite zu einer weniger einfachen Schaltung zur Erzeugung von B'i führt.
Obwohl die Ausführungsform von Fig. 2 als ein zeitmultiplexes Äquivalent des DSDM zweiter Ordnung von Fig. 1 beschrieben wurde, kann man die grundlegenden Operationen mit einigen Anpassungen beibehalten, sowohl für einen DSDM höherer Ordnung als auch für einen Multiplex-DSDM, der auch zeitmultiplex für zwei oder mehr unabhängige Quellen und Lasten arbeitet. Im Falle eines DSDM n-ter Ordnung ist es insbesondere notwendig, daß SW1 nicht länger mit einem Rechtecksignal der halben Taktfrequenz betrieben wird, sondern nur für eine von n aufeinanderfolgenden Taktpositionen in der dargestellten Position ist, während die DL4-Schaltung zusätzlich zur Verzögerung z**-1 (DL3) aus einer Reihenschaltung von n-1 Verzögerungsschaltungen oder Schieberegistern besteht. Da das Vorzeichen jetzt nur während eines n- tels der Zeit verfügbar ist, ist ein Signalspeicher notwendig, um es für die n Integrationen verfügbar zu halten. Wenn jetzt m DSDMs zweiter Ordnung zeitmultiplex arbeiten, sollten die verschiedenen DSDM-Eingänge auch während einer von m aufeinanderfolgenden Perioden, für die SW1 immer seine zwei Positionen während der halben Periode einnehmen würde, zu SW1 durchgeschaltet werden. In gleicher Weise sollte DL4 dann 2m-1 in Reihe geschaltete Verzögerungsschaltungen enthalten.
Darüberhinaus könnten die zwei Erweiterungen auch mit einer Abtastperiode ins Auge gefaßt werden, die in mn Taktperioden unterteilt ist, wobei DL4 dann eine Reihenschaltung von mn-1 Verzögerungsschaltungen enthält.
Zusätzliche Eigenschaften können auch in den zeitmultiplexen Entwurf von Fig. 2 eingebaut werden, beispielsweise die Verlustlogikschaltung LL, die dem Multiplexschalter SW2 zwischen DL4 und AD anstelle der bisherigen direkten Verbindung zugeordnet wird. Diese Methode wurde in der US-Patentschrift 4733219 dargestellt und ermöglicht die Reduzierung unerwünschter Niederfrequenzbauteile, wenn das Eingangssignal gleich Null wird, wobei eine zusätzliche Rückkopplungsschleife im Eingangsintegrator benutzt wird.
Im Gegensatz zu solchen Schleifen wie die, die F1 und DL1 in Fig. 1 enthalten und die wie früher erklärt kombiniert werden können, ist dies für die LL-Schleife von Fig. 2 nicht möglich, da diese die niedrigstwertigen Bits und nicht die höchstwertigen Bits der Worte enthält, was unvermeidlich zu einem Übertragsausbreitungsproblem führt. Somit zeigt Fig. 2, daß für die Eingangsintegration mit zwei Zweiwegeschaltern SW1 und SW2 in den Positionen, die den nicht gestrichelten Linien entsprechen, die DL4-Rückkopplungsschleife LL enthält, die Schaltung der zuletzt erwähnten US-Patentschrift, während SW1 und SW2 in ihren anderen Positionen (gestrichelte Linien) eine Ausgangsintegration ohne Verlust erlauben.

Claims

1. Digitaler Sigma-Delta-Modulator mit Mehrphasenoperationen durch zeitmultiplexe Mittel, der eine Addiereinrichtung (AD) zur Erzeugung einer mehrfachen Integration enthält, dadurch gekennzeichnet, daß er Schaltmittel (SW1) enthält, die abwechselnd Pfade zu einem Eingang des Addierers vom Eingang des Modulators oder vom Ausgang des Addierers über eine Verzögerungsschaltung (DL3) herstellen, wobei der Ausgang des Addierers mit dem anderen Eingang des Addierers über eine andere Verzögerungsschaltung (DL4) verbunden wird.

2. Digitaler Sigma-Delta-Modulator wie in Anspruch 1, dadurch gekennzeichnet, daß die Schaltmittel während einer ersten Integration mit dem Eingang des Modulators und während nachfolgender Integrationen mit beiden Verzögerungsschaltungen verbunden sind.

3. Digitaler Sigma-Delta-Modulator wie in Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des Addierers mit einem der Eingänge des Addierers über wenigstens zwei in Reihe geschaltete Verzögerungsschaltungen (DL3, DL4) verbunden ist.

4. Digitaler Sigma-Delta-Modulator wie in Anspruch 3, dadurch gekennzeichnet, daß die dem Ausgang des Addierers nächste Verzögerungsschaltung (DL3) mit dem Addierereingang verbunden ist, der nicht über die in Reihe geschalteten Verzögerungsschaltungen angeschlossen ist.

5. Digitaler Sigma-Delta-Modulator wie in Anspruch 4, dadurch gekennzeichnet, daß die dem Ausgang des Addierers nächste Verzögerungsschaltung den Eingang des Addierers über die Schaltmittel (SW1) speist.

6. Digitaler Sigma-Delta-Modulator wie in Anspruch 4, dadurch gekennzeichnet, daß die dem Ausgang des Addierers nächste Verzögerungsschaltung einen Modulator-Quantisierer (TD) speist.

7. Digitaler Sigma-Delta-Modulator wie in Anspruch 6, dadurch gekennzeichnet, daß der Modulator-Quantisierer (TD) mit dem Ausgang des Modulators über Ausgangsschaltmittel (SW3) verbunden ist.

8. Digitaler Sigma-Delta-Modulator wie in Anspruch 7, dadurch gekennzeichnet, daß der Modulator-Quantisierer (TD) ein Einbit-Ausgangssignal bereitstellt.

9. Digitaler Sigma-Delta-Modulator wie in den Ansprüchen 2 und 8, dadurch gekennzeichnet, daß eine dritte Verzögerungschaltung (DL5) den Ausgang des Modulator-Quantisierers (TD) mit dem Eingang des Addierers über die Schaltmittel während der ersten Integration verbindet.

10. Digitaler Sigma-Delta-Modulator wie in Anspruch 3, dadurch gekennzeichnet, daß die Anzahl der in Reihe geschalteten Verzögerungsschaltungen gleich mn ist, wobei m eine positive ganze Zahl ist, die die Anzahl der unabhängigen Eingangs-Ausgangs-Paare darstellt, die sich den Modulator multiplex zeitgeteilt teilen, und n eine positive ganze Zahl größer 1, die die Zahl der Integrationen darstellt.

11. Digitaler Sigma-Delta-Modulator wie in Anspruch 10, dadurch gekennzeichnet, daß die Verzögerungszeit von jeder der in Reihe geschalteten Verzögerungsschaltungen gleich einer Taktperiode ist und dadurch, daß die Modulator-Abtastperiode gleich mn Taktperioden ist.

12. Digitaler Sigma-Delta-Modulator wie in den Ansprüchen 6 und 11, dadurch gekennzeichnet, daß der Modulator-Quantisierer (TD) eine Verzögerung von einer Taktperiode erzeugt.

13. Digitaler Sigma-Delta-Modulator wie in den Ansprüchen 9 und 11, dadurch gekennzeichnet, d+aß die dritte Verzögerungsschaltung (DL5) eine Verzögerung von einer Taktperiode erzeugt.

14. Digitaler Sigma-Delta-Modulator wie.in Anspruch 1, dadurch gekennzeichnet, daß der Addierer (AD) ein Mehrbit-Parallel- Addierer ist.

15. Digitaler Sigma-Delta-Modulator wie in Anspruch 14, dadurch gekennzeichnet, daß der Mehrbit-Parallel-Addierer Signale des Mehrbit-Addierers verarbeitet, die alle Zweierkomplementform haben.

16. Digitaler Sigma-Delta-Modulator wie in den Ansprüchen 2, 8, 12 oder 13, 14 und 15, dadurch gekennzeichnet, daß er weiterhin andere Schaltmittel (SW4, SW5) enthält, um den Ausgang der dem Ausgang des Addierers nächsten Verzögerungsschaltung (DL3) mit der Verzögerungsschaltung (DL4) zu verbinden, die mit dem anderen Eingang des Addierers über ein NICHT-Glied (INV3) verbunden ist, so daß während der letzten Integration das zweite höchstwertige Bit des Signals am Ausgang der Verzögerungsschaltung (DL3), die dem Ausgang des Addierers am nächsten liegt, als die zwei höchstwertigen Bits des Signals am Eingang der Verzögerungsschaltung (DL4) wirken, die mit dem anderen Eingang des Addierers verbunden ist.

17. Digitaler Sigma-Delta-Modulator wie in den Ansprüchen 2, 8, 12 oder 13, 14 und 15, dadurch gekennzeichnet, daß er weiterhin ein erstes NICHT-Glied (INV1) enthält, um den Modulator-Quantisierer (TD) mit den Schaltmitteln (SW1) zu verbinden, und ein zweites NICHT-Glied (INV2), um den Eingang des Modulators mit dem Schaltmittel (SW1) zu verbinden, so daß während der ersten Integration das invertierte Quantisierer-Ausgangsbit wenigstens das höchstwertige Bit des Eingangssignals ersetzt und daß das nächste höchstwertige Bit des Eingangssignals des Modulators vor dem Anlegen an das Schaltmittel (SW1) invertiert wird.

18. Digitaler Sigma-Delta-Modulator wie in Anspruch 1, dadurch gekennzeichnet, daß die andere Verzögerungsschaltung (DL4) indirekt mit dem anderen Eingang des Addierers (AD) während der ersten Integation über Schaltmittel (SW2) in einer ersten Bedingung und eine Verlustlogikschaltung (LL) und ansonsten direkt mit dem Addierer über Schaltmittel in einer zweiten Bedingung verbunden sind.