JP2000022544A - Ｄ／ａ変換装置 - Google Patents
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- H03M7/3002—Conversion to or from differential modulation
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- H03M7/3011—Compensating for, or preventing of, undesired influence of physical parameters of non-linear distortion, e.g. by temporarily adapting the operation upon detection of instability conditions
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- H03M7/3002—Conversion to or from differential modulation
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- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 １ビット方式のＤ／Ａ変換装置において、ノ
イズシェーピング回路内にデータ信号のオーバーフロー
が発生しても、出力のアナログ信号に波形の歪みがない
ようなＤ／Ａ変換装置を得る。 【解決手段】 ノイズシェーピング回路内において、所
定のビットをオーバーフローする場合には、遅延器をリ
セットするオーバーフロー検出器を設けた。
イズシェーピング回路内にデータ信号のオーバーフロー
が発生しても、出力のアナログ信号に波形の歪みがない
ようなＤ／Ａ変換装置を得る。 【解決手段】 ノイズシェーピング回路内において、所
定のビットをオーバーフローする場合には、遅延器をリ
セットするオーバーフロー検出器を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤ／Ａ変換装置に関し、特にデ
ィジタル信号を１ビットのパルスに変換後、さらにアナ
ログ信号に変換する１ビット方式のＤ／Ａ変換装置に関
するものである。
アナログ信号に変換するＤ／Ａ変換装置に関し、特にデ
ィジタル信号を１ビットのパルスに変換後、さらにアナ
ログ信号に変換する１ビット方式のＤ／Ａ変換装置に関
するものである。
【０００２】
【従来の技術】従来より、ディジタル信号を高精度にア
ナログ信号に変換するための装置として１ビット方式の
Ｄ／Ａ変換装置が提案されている。これは例えば「ディ
ジタルオーディオのすべて」（井上千岳著、電波新聞
社）に記載されているように、従来のマルチビット方式
のＤ／Ａ変換装置に存在していた、ゼロクロス歪みや信
号変換の直線性の劣化を改善したものである。
ナログ信号に変換するための装置として１ビット方式の
Ｄ／Ａ変換装置が提案されている。これは例えば「ディ
ジタルオーディオのすべて」（井上千岳著、電波新聞
社）に記載されているように、従来のマルチビット方式
のＤ／Ａ変換装置に存在していた、ゼロクロス歪みや信
号変換の直線性の劣化を改善したものである。
【０００３】次に、従来の１ビット方式のＤ／Ａ変換装
置の構成および基本動作を図８により簡単に説明する。
図８において、１はディジタル信号入力端子、２ａおよ
び２ｂは加算器、、３ａおよび３ｂおよび３ｃは遅延
器、４は量子化器、５は重み付け部、６はローパスフィ
ルタ、７はアナログ信号出力端子であり、８の回路部分
においてノイズシェーピング回路を構成する。このノイ
ズシェーピング回路部８には種々の構成のものが従来よ
り提案されているが、ここでは遅延器３ａ、３ｂおよび
加算器２ａ、２ｂを二段構成にした二次のノイズシェー
ピング回路部８について説明する。
置の構成および基本動作を図８により簡単に説明する。
図８において、１はディジタル信号入力端子、２ａおよ
び２ｂは加算器、、３ａおよび３ｂおよび３ｃは遅延
器、４は量子化器、５は重み付け部、６はローパスフィ
ルタ、７はアナログ信号出力端子であり、８の回路部分
においてノイズシェーピング回路を構成する。このノイ
ズシェーピング回路部８には種々の構成のものが従来よ
り提案されているが、ここでは遅延器３ａ、３ｂおよび
加算器２ａ、２ｂを二段構成にした二次のノイズシェー
ピング回路部８について説明する。
【０００４】図８において、まず複数ビットのディジタ
ル信号がディジタル信号入力端子１に入力される。次
に、このディジタル信号は加算器２ａおよび２ｂを通っ
て量子化器４において±１のパルスに変換される。この
パルスはローパスフィルタ６によりアナログ信号に変換
された後、アナログ信号出力端子７に送られるととも
に、重み付け部５に送られ、重み付け部５において重み
付け係数を掛けられた後、遅延器３ｃに送られ、遅延器
３ｃより遅延されたディジタル信号は、加算器２ａ、２
ｂそれぞれに戻され、加算器２ａ、２ｂにおいて次のデ
ィジタル信号に加算される。また加算器２ａを通過した
ディジタル信号は、分岐点Ｘにおいて分岐され、遅延器
３ａに送られ遅延された後、加算器２ａに戻され加算器
２ａにおいて次のディジタル信号に加算される。また加
算器２ｂを通過したディジタル信号は、分岐点Ｙにおい
て分岐され、遅延器３ｂに送られ遅延された後、加算器
２ｂに戻され加算器２ｂにおいて次のディジタル信号に
加算される。
ル信号がディジタル信号入力端子１に入力される。次
に、このディジタル信号は加算器２ａおよび２ｂを通っ
て量子化器４において±１のパルスに変換される。この
パルスはローパスフィルタ６によりアナログ信号に変換
された後、アナログ信号出力端子７に送られるととも
に、重み付け部５に送られ、重み付け部５において重み
付け係数を掛けられた後、遅延器３ｃに送られ、遅延器
３ｃより遅延されたディジタル信号は、加算器２ａ、２
ｂそれぞれに戻され、加算器２ａ、２ｂにおいて次のデ
ィジタル信号に加算される。また加算器２ａを通過した
ディジタル信号は、分岐点Ｘにおいて分岐され、遅延器
３ａに送られ遅延された後、加算器２ａに戻され加算器
２ａにおいて次のディジタル信号に加算される。また加
算器２ｂを通過したディジタル信号は、分岐点Ｙにおい
て分岐され、遅延器３ｂに送られ遅延された後、加算器
２ｂに戻され加算器２ｂにおいて次のディジタル信号に
加算される。
【０００５】このように構成された１ビット方式のＤ／
Ａ変換装置は、従来のマルチビット方式のＤ／Ａ変換装
置に比べて比較的簡単な構成で、高精度のＤ／Ａ変換装
置を構成することができる。これは、すなわちノイズシ
ェーピング回路部８のノイズの分布を分散させる効果に
よるものである。
Ａ変換装置は、従来のマルチビット方式のＤ／Ａ変換装
置に比べて比較的簡単な構成で、高精度のＤ／Ａ変換装
置を構成することができる。これは、すなわちノイズシ
ェーピング回路部８のノイズの分布を分散させる効果に
よるものである。
【０００６】
【発明が解決しようとする課題】以上説明したようにノ
イズシェーピング回路部８は、１ビットＤ／Ａ変換装置
に非常に重要な役目を果たしているが、問題点も有して
いた。すなわち、図８における遅延器３ａ、３ｂにおい
て、電源投入直後やノイズの混入等により遅延器内に保
持されている値が大きな値となっていた場合、加算器と
遅延器がループを構成しているため、ノイズシェーピン
グ回路内にオーバーフローが発生することがあった。さ
らにこのオーバーフローが発生することにより、出力さ
れるアナログ信号の波形に歪みが生じることがあった。
イズシェーピング回路部８は、１ビットＤ／Ａ変換装置
に非常に重要な役目を果たしているが、問題点も有して
いた。すなわち、図８における遅延器３ａ、３ｂにおい
て、電源投入直後やノイズの混入等により遅延器内に保
持されている値が大きな値となっていた場合、加算器と
遅延器がループを構成しているため、ノイズシェーピン
グ回路内にオーバーフローが発生することがあった。さ
らにこのオーバーフローが発生することにより、出力さ
れるアナログ信号の波形に歪みが生じることがあった。
【０００７】
【課題を解決するための手段】本発明は上記問題点を解
決するために成されたものであって、その構成は、Ｄ／
Ａ変換装置のノイズシェーピング回路において、ディジ
タル信号入力端子より入力されたディジタル信号と、加
算器により加算後さらに第一の遅延器により遅延された
ディジタル信号と、加算器により加算後さらに量子化器
により量子化され、さらに第二の遅延器により遅延され
たディジタル信号と、を加算する加算器、および加算器
により加算後のディジタル信号が、所定のビットをオー
バーフローする場合には、第一の遅延器をリセットする
オーバーフロー検出器を備えたものである。
決するために成されたものであって、その構成は、Ｄ／
Ａ変換装置のノイズシェーピング回路において、ディジ
タル信号入力端子より入力されたディジタル信号と、加
算器により加算後さらに第一の遅延器により遅延された
ディジタル信号と、加算器により加算後さらに量子化器
により量子化され、さらに第二の遅延器により遅延され
たディジタル信号と、を加算する加算器、および加算器
により加算後のディジタル信号が、所定のビットをオー
バーフローする場合には、第一の遅延器をリセットする
オーバーフロー検出器を備えたものである。
【０００８】また、Ｄ／Ａ変換装置のノイズシェーピン
グ回路において、加算器および第一の遅延器を複数備
え、所定のビットをオーバーフローする場合には、複数
の第一の遅延器をリセットするオーバーフロー検出器を
備えたものである。
グ回路において、加算器および第一の遅延器を複数備
え、所定のビットをオーバーフローする場合には、複数
の第一の遅延器をリセットするオーバーフロー検出器を
備えたものである。
【０００９】また、Ｄ／Ａ変換装置のノイズシェーピン
グ回路において、加算器および第一の遅延器を複数備
え、所定のビットをオーバーフローする場合には、複数
の第一の遅延器をリセットするオーバーフロー検出器を
複数備えたものである。
グ回路において、加算器および第一の遅延器を複数備
え、所定のビットをオーバーフローする場合には、複数
の第一の遅延器をリセットするオーバーフロー検出器を
複数備えたものである。
【００１０】
【発明の実施の形態】実施の形態１．次に、本発明の実
施の形態１を図１により説明する。図１において、１は
ディジタル信号入力端子、２ａおよび２ｂは加算器、、
３ａおよび３ｂおよび３ｃは遅延器、４は量子化器、５
は重み付け部、６はローパスフィルタ、７はアナログ信
号出力端子、８ａはノイズシェーピング回路部、９はオ
ーバーフロー検出器で、従来の構成を示す図８と比較し
て、オーバーフロー検出器９が設けられている点が異な
っている。
施の形態１を図１により説明する。図１において、１は
ディジタル信号入力端子、２ａおよび２ｂは加算器、、
３ａおよび３ｂおよび３ｃは遅延器、４は量子化器、５
は重み付け部、６はローパスフィルタ、７はアナログ信
号出力端子、８ａはノイズシェーピング回路部、９はオ
ーバーフロー検出器で、従来の構成を示す図８と比較し
て、オーバーフロー検出器９が設けられている点が異な
っている。
【００１１】次に、図１においてその動作を説明する。
図１において、まず複数ビットのディジタル信号がディ
ジタル信号入力端子１に入力される。次に、このディジ
タル信号は加算器２ａおよび２ｂおよびオーバーフロー
検出器９を通って量子化器４において±１のパルスに変
換される。このパルスはローパスフィルタ６によりアナ
ログ信号に変換された後、アナログ信号出力端子７に送
られるとともに、重み付け部５に送られ、重み付け部５
において重み付け係数を掛けられた後、遅延器３ｃに送
られ、遅延器３ｃより遅延されたディジタル信号は、加
算器２ａ、２ｂそれぞれに戻され、加算器２ａ、２ｂに
おいて次のディジタル信号に加算される。また加算器２
ａを通過したディジタル信号は、分岐点Ｘにおいて分岐
され、遅延器３ａに送られ遅延された後、加算器２ａに
戻され加算器２ａにおいて次のディジタル信号に加算さ
れる。またオーバーフロー検出器９を通過したディジタ
ル信号は、分岐点Ｙにおいて分岐され、遅延器３ｂに送
られ遅延された後、加算器２ｂに戻され加算器２ｂにお
いて次のディジタル信号に加算される。
図１において、まず複数ビットのディジタル信号がディ
ジタル信号入力端子１に入力される。次に、このディジ
タル信号は加算器２ａおよび２ｂおよびオーバーフロー
検出器９を通って量子化器４において±１のパルスに変
換される。このパルスはローパスフィルタ６によりアナ
ログ信号に変換された後、アナログ信号出力端子７に送
られるとともに、重み付け部５に送られ、重み付け部５
において重み付け係数を掛けられた後、遅延器３ｃに送
られ、遅延器３ｃより遅延されたディジタル信号は、加
算器２ａ、２ｂそれぞれに戻され、加算器２ａ、２ｂに
おいて次のディジタル信号に加算される。また加算器２
ａを通過したディジタル信号は、分岐点Ｘにおいて分岐
され、遅延器３ａに送られ遅延された後、加算器２ａに
戻され加算器２ａにおいて次のディジタル信号に加算さ
れる。またオーバーフロー検出器９を通過したディジタ
ル信号は、分岐点Ｙにおいて分岐され、遅延器３ｂに送
られ遅延された後、加算器２ｂに戻され加算器２ｂにお
いて次のディジタル信号に加算される。
【００１２】ここで、オーバーフロー検出器９は、加算
器２ｂから出力された信号に対し、あらかじめ設定され
たビット数をオーバーフローしない場合には、そのまま
信号を通過させ、オーバーフローする場合には、遅延器
３ａおよび遅延器３ｂに対しリセット信号を出し、遅延
器３ａおよび遅延器３ｂ内のデータをクリアするという
動作を行うものである。
器２ｂから出力された信号に対し、あらかじめ設定され
たビット数をオーバーフローしない場合には、そのまま
信号を通過させ、オーバーフローする場合には、遅延器
３ａおよび遅延器３ｂに対しリセット信号を出し、遅延
器３ａおよび遅延器３ｂ内のデータをクリアするという
動作を行うものである。
【００１３】図２にオーバーフロー検出器９の具体的構
成例を示す。図２に示すオーバーフロー検出器９は、１
８ビットまでの信号はそのまま通過させ、１８ビットを
オーバーフローした信号に対しては、１８ビット目と１
９ビット目の信号との排他的論理和をとり、遅延器３ａ
および３ｂに対してリセット信号を出す構成の例であ
る。このように構成した場合は、オーバーフローのみで
なくアンダーフローについても同様に遅延器３ａおよび
３ｂに対してリセット信号を出すことができる。
成例を示す。図２に示すオーバーフロー検出器９は、１
８ビットまでの信号はそのまま通過させ、１８ビットを
オーバーフローした信号に対しては、１８ビット目と１
９ビット目の信号との排他的論理和をとり、遅延器３ａ
および３ｂに対してリセット信号を出す構成の例であ
る。このように構成した場合は、オーバーフローのみで
なくアンダーフローについても同様に遅延器３ａおよび
３ｂに対してリセット信号を出すことができる。
【００１４】このオーバーフロー検出器９の動作によ
り、例えば電源投入直後やノイズの混入等により、遅延
器３ａおよび遅延器３ｂ内に保持されている値が大きな
値となった場合においても、ノイズシェーピング回路部
８ａ内のオーバーフローの発生を防ぐことができる。さ
らに出力されるアナログ信号の波形に、オーバーフロー
による歪みが生じることを防ぐことができる。次に図
３、図４により、さらに詳細に具体的数値を用いて、本
発明のＤ／Ａ変換装置の動作を説明する。
り、例えば電源投入直後やノイズの混入等により、遅延
器３ａおよび遅延器３ｂ内に保持されている値が大きな
値となった場合においても、ノイズシェーピング回路部
８ａ内のオーバーフローの発生を防ぐことができる。さ
らに出力されるアナログ信号の波形に、オーバーフロー
による歪みが生じることを防ぐことができる。次に図
３、図４により、さらに詳細に具体的数値を用いて、本
発明のＤ／Ａ変換装置の動作を説明する。
【００１５】図３は本発明の比較例として、従来の構成
である図８に示す１ビット方式のＤ／Ａ変換装置におい
て、データのオーバーフローが発生する状態を具体的数
値を用いて説明した図である。
である図８に示す１ビット方式のＤ／Ａ変換装置におい
て、データのオーバーフローが発生する状態を具体的数
値を用いて説明した図である。
【００１６】図３において、遅延器３ａは＋２18-1〜−
２18、遅延器３ｂは＋２20-1〜−２20で構成され、また
入力データは＋３２７６７〜−３２７６７とする。また
重み付け係数を６５５３４とする。今仮に遅延器３ａに
２６２１４３、また遅延器３ｂに１０４８５７５という
データが初期値として入っており、また図３の入力デー
タの欄にあるような信号が各クロック時に入力されたと
すると、各クロック時における遅延器３ａ、分岐点Ｘ、
遅延器３ｂ、分岐点Ｙ、量子化器４の出力、遅延器３ｃ
のデータ値はそれぞれ図３に示すようになる。
２18、遅延器３ｂは＋２20-1〜−２20で構成され、また
入力データは＋３２７６７〜−３２７６７とする。また
重み付け係数を６５５３４とする。今仮に遅延器３ａに
２６２１４３、また遅延器３ｂに１０４８５７５という
データが初期値として入っており、また図３の入力デー
タの欄にあるような信号が各クロック時に入力されたと
すると、各クロック時における遅延器３ａ、分岐点Ｘ、
遅延器３ｂ、分岐点Ｙ、量子化器４の出力、遅延器３ｃ
のデータ値はそれぞれ図３に示すようになる。
【００１７】すなわち、第１クロックにおいて、入力端
子１にデータ３２７６７が入力されると、加算器２ａに
おいて遅延器３ａに入っているデータ２６２１４３が加
算され、また遅延器３ｃからのデータ６５５３４が減算
され、加算器２ａの出力すなわち分岐点Ｘは２２９３７
６となる。同様に加算器２ｂにおいて遅延器３ｂに入っ
ているデータ１０４８５７５が加算され、また遅延器３
ｃからのデータ６５５３４が減算され、加算器２ａの出
力すなわち分岐点Ｙは１２１２４１７となり、量子化器
４は＋１を出力する。
子１にデータ３２７６７が入力されると、加算器２ａに
おいて遅延器３ａに入っているデータ２６２１４３が加
算され、また遅延器３ｃからのデータ６５５３４が減算
され、加算器２ａの出力すなわち分岐点Ｘは２２９３７
６となる。同様に加算器２ｂにおいて遅延器３ｂに入っ
ているデータ１０４８５７５が加算され、また遅延器３
ｃからのデータ６５５３４が減算され、加算器２ａの出
力すなわち分岐点Ｙは１２１２４１７となり、量子化器
４は＋１を出力する。
【００１８】次の第２クロックにおいては、遅延器３ａ
には先ほどの分岐点Ｘの値２２９３７６が入力され、ま
た遅延器３ｂには先ほどの分岐点Ｙの値１２１２４１７
が入力され、また遅延器３ｃには量子化器４の出力であ
る＋１に重み付け係数６５５３４が掛けられた値６５５
３４が入力され、以下第２クロックの入力データ３２４
３４に対して第１クロックの時と同様に上記演算が繰り
返される。
には先ほどの分岐点Ｘの値２２９３７６が入力され、ま
た遅延器３ｂには先ほどの分岐点Ｙの値１２１２４１７
が入力され、また遅延器３ｃには量子化器４の出力であ
る＋１に重み付け係数６５５３４が掛けられた値６５５
３４が入力され、以下第２クロックの入力データ３２４
３４に対して第１クロックの時と同様に上記演算が繰り
返される。
【００１９】図３には、このようにして以下第２０クロ
ックまで演算した結果を示す。ここで、太字で表わして
いる部分、すなわち遅延器３ａにおける第１３〜１５ク
ロック目、および遅延器３ｂにおける第２〜１０クロッ
ク目においては、本来遅延器３ａおよび３ｂにおいて設
定した＋２18-1〜−２18、＋２20-1〜−２20をオーバー
フロー(負値の場合はアンダーフロー)している。このよ
うなオーバーフローまたはアンダーフローが発生する
と、入力されたディジタル信号は、正しくアナログ信号
に変換されず、本来の波形から歪んだ波形となる。
ックまで演算した結果を示す。ここで、太字で表わして
いる部分、すなわち遅延器３ａにおける第１３〜１５ク
ロック目、および遅延器３ｂにおける第２〜１０クロッ
ク目においては、本来遅延器３ａおよび３ｂにおいて設
定した＋２18-1〜−２18、＋２20-1〜−２20をオーバー
フロー(負値の場合はアンダーフロー)している。このよ
うなオーバーフローまたはアンダーフローが発生する
と、入力されたディジタル信号は、正しくアナログ信号
に変換されず、本来の波形から歪んだ波形となる。
【００２０】これに対し、図４は本発明の実施例とし
て、図１に示す１ビット方式のＤ／Ａ変換装置におい
て、データのオーバーフローまたはアンダーフローが抑
制される状態を具体的数値を用いて説明した図である。
て、図１に示す１ビット方式のＤ／Ａ変換装置におい
て、データのオーバーフローまたはアンダーフローが抑
制される状態を具体的数値を用いて説明した図である。
【００２１】図４は、図３にて説明した従来の動作と比
較して、オーバーフロー検出器９の動作により遅延器３
ａおよび３ｂの初期値が０である他は、まったく同じ条
件で演算したものを示している。ここで図４を見れば、
オーバーフロー（またはアンダーフロー）は発生してお
らず、従って、本願のオーバーフロー検出器９の効果が
顕著であることが容易に理解できる。
較して、オーバーフロー検出器９の動作により遅延器３
ａおよび３ｂの初期値が０である他は、まったく同じ条
件で演算したものを示している。ここで図４を見れば、
オーバーフロー（またはアンダーフロー）は発生してお
らず、従って、本願のオーバーフロー検出器９の効果が
顕著であることが容易に理解できる。
【００２２】また、本願における遅延器は、ディジタル
信号を１クロックから複数クロック遅延させることがで
きれば、どのような構成でもよいが、代表的なものとし
てフリップフロップにより１クロック遅延させる構成の
遅延器の例を図５に示す。
信号を１クロックから複数クロック遅延させることがで
きれば、どのような構成でもよいが、代表的なものとし
てフリップフロップにより１クロック遅延させる構成の
遅延器の例を図５に示す。
【００２３】以上、説明したように図１に示す本願の発
明は、従来生じていた、データ信号のオーバーフローま
たはアンダーフローによる出力アナログ信号の歪みのな
い、高精度のＡ／Ｄ変換装置を提供するものである。
明は、従来生じていた、データ信号のオーバーフローま
たはアンダーフローによる出力アナログ信号の歪みのな
い、高精度のＡ／Ｄ変換装置を提供するものである。
【００２４】実施の形態２．図６に本発明の第二の実施
の形態を示す。図６において、図１と異なる所は、オー
バーフロー検出器９が図１においては加算器２ｂの後に
設置されていたが、図６においては、加算器２ａと加算
器２ｂの間に設置されている点である。
の形態を示す。図６において、図１と異なる所は、オー
バーフロー検出器９が図１においては加算器２ｂの後に
設置されていたが、図６においては、加算器２ａと加算
器２ｂの間に設置されている点である。
【００２５】このように構成されたＡ／Ｄ変換装置にお
いても、実施の形態１で説明したのと同様に、ノイズシ
ェーピング回路８ｂ内のディジタル信号のオーバーフロ
ーまたはアンダーフローによる出力アナログ信号の歪み
のない、高精度のＡ／Ｄ変換装置を得ることができる。
いても、実施の形態１で説明したのと同様に、ノイズシ
ェーピング回路８ｂ内のディジタル信号のオーバーフロ
ーまたはアンダーフローによる出力アナログ信号の歪み
のない、高精度のＡ／Ｄ変換装置を得ることができる。
【００２６】実施の形態３．図７に本発明の第三の実施
の形態を示す。図７において図１と異なる所は、ノイズ
シェーピング回路部８ｃにおいて、オーバーフロー検出
器を二個設け、さらにオーバーフロー検出器９ａおよび
９ｂの出力を入力とする二入力ＯＲ回路を二個設け、そ
れぞれオーバーフロー検出器９ａおよび９ｂの出力によ
り、遅延器３ａおよび３ｂをリセットできるように接続
されている構成にある。
の形態を示す。図７において図１と異なる所は、ノイズ
シェーピング回路部８ｃにおいて、オーバーフロー検出
器を二個設け、さらにオーバーフロー検出器９ａおよび
９ｂの出力を入力とする二入力ＯＲ回路を二個設け、そ
れぞれオーバーフロー検出器９ａおよび９ｂの出力によ
り、遅延器３ａおよび３ｂをリセットできるように接続
されている構成にある。
【００２７】このように構成されたＤ／Ａ変換装置にお
いては、オーバーフローまたはアンダーフローが加算器
２ａにより加算された後で発生しても、また加算器２ｂ
により加算された後で発生しても、いずれに場合におい
ても、ただちに遅延器３ａおよび３ｂをリセットするこ
とができ、さらに高精度のＤ／Ａ変換装置を得ることが
できる。
いては、オーバーフローまたはアンダーフローが加算器
２ａにより加算された後で発生しても、また加算器２ｂ
により加算された後で発生しても、いずれに場合におい
ても、ただちに遅延器３ａおよび３ｂをリセットするこ
とができ、さらに高精度のＤ／Ａ変換装置を得ることが
できる。
【００２８】
【発明の効果】本発明によれば、Ｄ／Ａ変換装置のノイ
ズシェーピング回路において、ディジタル信号入力端子
より入力されたディジタル信号と、加算器により加算後
さらに第一の遅延器により遅延されたディジタル信号
と、加算器により加算後さらに量子化器により量子化さ
れ、さらに第二の遅延器により遅延されたディジタル信
号と、を加算する加算器、および加算器により加算後の
ディジタル信号が、所定のビットをオーバーフローする
場合には、第一の遅延器をリセットするオーバーフロー
検出器を備えたことにより、ノイズシェーピング回路内
にオーバーフローが発生するのを防ぐことができ、従っ
て、出力されるアナログ信号の波形に歪みが生じること
を防ぐことができる。
ズシェーピング回路において、ディジタル信号入力端子
より入力されたディジタル信号と、加算器により加算後
さらに第一の遅延器により遅延されたディジタル信号
と、加算器により加算後さらに量子化器により量子化さ
れ、さらに第二の遅延器により遅延されたディジタル信
号と、を加算する加算器、および加算器により加算後の
ディジタル信号が、所定のビットをオーバーフローする
場合には、第一の遅延器をリセットするオーバーフロー
検出器を備えたことにより、ノイズシェーピング回路内
にオーバーフローが発生するのを防ぐことができ、従っ
て、出力されるアナログ信号の波形に歪みが生じること
を防ぐことができる。
【００２９】また、本発明によれば、加算器および第一
の遅延器を複数備えたＤ／Ａ変換装置のノイズシェーピ
ング回路において、、所定のビットをオーバーフローす
る場合には、複数の第一の遅延器をリセットする単一の
オーバーフロー検出器を備えたことにより、ノイズシェ
ーピング回路内にオーバーフローが発生するのを防ぐこ
とができ、従って、出力されるアナログ信号の波形に歪
みが生じることを防ぐことができる。
の遅延器を複数備えたＤ／Ａ変換装置のノイズシェーピ
ング回路において、、所定のビットをオーバーフローす
る場合には、複数の第一の遅延器をリセットする単一の
オーバーフロー検出器を備えたことにより、ノイズシェ
ーピング回路内にオーバーフローが発生するのを防ぐこ
とができ、従って、出力されるアナログ信号の波形に歪
みが生じることを防ぐことができる。
【００３０】また、本発明によれば、加算器および第一
の遅延器を複数備えたＤ／Ａ変換装置のノイズシェーピ
ング回路において、、所定のビットをオーバーフローす
る場合には、複数の第一の遅延器をリセットする複数の
オーバーフロー検出器を備えたことにより、ノイズシェ
ーピング回路内にオーバーフローが発生するのを防ぐこ
とができ、従って、出力されるアナログ信号の波形に歪
みが生じることを防ぐことができる。
の遅延器を複数備えたＤ／Ａ変換装置のノイズシェーピ
ング回路において、、所定のビットをオーバーフローす
る場合には、複数の第一の遅延器をリセットする複数の
オーバーフロー検出器を備えたことにより、ノイズシェ
ーピング回路内にオーバーフローが発生するのを防ぐこ
とができ、従って、出力されるアナログ信号の波形に歪
みが生じることを防ぐことができる。
【図１】 本発明の実施の形態１によるＤ／Ａ変換装置
を示すブロック図である。
を示すブロック図である。
【図２】 本発明のオーバーフロー検出器を示す図であ
る。
る。
【図３】 従来のＤ／Ａ変換装置の演算結果を示した図
である。
である。
【図４】 本発明の実施の形態１によるＤ／Ａ変換装置
の演算結果を示した図である。
の演算結果を示した図である。
【図５】 本発明の遅延器を示す図である。
【図６】 本発明の実施の形態２によるＤ／Ａ変換装置
を示すブロック図である。
を示すブロック図である。
【図７】 本発明の実施の形態３によるＤ／Ａ変換装置
を示すブロック図である。
を示すブロック図である。
【図８】 従来のＤ／Ａ変換装置を示すブロック図であ
る。
る。
１ ディジタル信号入力端子、２ａ 加算器、２ｂ 加
算器、３ａ 遅延器、３ｂ 遅延器、３ｃ 遅延器、４
量子化器、５ 重み付け部、６ ローパスフィルタ、
７ アナログ信号出力端子、８ａ ノイズシェーピング
回路、９ オーバーフロー検出器
算器、３ａ 遅延器、３ｂ 遅延器、３ｃ 遅延器、４
量子化器、５ 重み付け部、６ ローパスフィルタ、
７ アナログ信号出力端子、８ａ ノイズシェーピング
回路、９ オーバーフロー検出器
Claims (3)
- 【請求項１】 ディジタル信号入力端子、ノイズシェー
ピング回路、ローパスフィルタ、アナログ信号出力端
子、により構成されるＤ／Ａ変換装置において、 前記ノイズシェーピング回路は、前記ディジタル信号入
力端子より入力されたディジタル信号と、加算器により
加算後さらに第一の遅延器により遅延された前記ディジ
タル信号と、前記加算器により加算後さらに量子化器に
より量子化され、さらに第二の遅延器により遅延された
前記ディジタル信号と、を加算する前記加算器、および
前記加算器により加算後の前記ディジタル信号が、所定
のビットをオーバーフローする場合には前記第一の遅延
器をリセットするオーバーフロー検出器を備えたことを
特徴とするＤ／Ａ変換装置。 - 【請求項２】 前記ノイズシェーピング回路において、
前記加算器および前記第一の遅延器を複数備え、所定の
ビットをオーバーフローする場合には前記複数の第一の
遅延器をリセットする前記オーバーフロー検出器を備え
たことを特徴とする請求項１記載のＤ／Ａ変換装置。 - 【請求項３】 前記ノイズシェーピング回路において、
前記加算器および前記第一の遅延器を複数備え、所定の
ビットをオーバーフローする場合には前記複数の第一の
遅延器をリセットする前記オーバーフロー検出器を複数
備えたことを特徴とする請求項１記載のＤ／Ａ変換装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186160A JP2000022544A (ja) | 1998-07-01 | 1998-07-01 | Ｄ／ａ変換装置 |
| US09/201,831 US6252530B1 (en) | 1998-07-01 | 1998-12-01 | D/A converter having mechanism for preventing analog signal distortion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186160A JP2000022544A (ja) | 1998-07-01 | 1998-07-01 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022544A true JP2000022544A (ja) | 2000-01-21 |
Family
ID=16183444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10186160A Pending JP2000022544A (ja) | 1998-07-01 | 1998-07-01 | Ｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252530B1 (ja) |
| JP (1) | JP2000022544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510383A (ja) * | 2000-09-29 | 2004-04-02 | テラダイン・インコーポレーテッド | シグマ−デルタ・ループおよびフィードバックｄａｃモデルを用いたディジタル−アナログ変換器 |
| JP2006523414A (ja) * | 2003-03-21 | 2006-10-12 | ディー２オーディオ コーポレイション | クリップ検出と信号変調システム及び方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284514A (ja) * | 1998-01-27 | 1999-10-15 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置及び方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54554A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Digital filter |
| US4270027A (en) * | 1979-11-28 | 1981-05-26 | International Telephone And Telegraph Corporation | Telephone subscriber line unit with sigma-delta digital to analog converter |
| DE69124238T2 (de) * | 1991-06-28 | 1997-07-03 | Alcatel Bell Nv | Digitaler Sigma-Delta-Modulator |
| US5550544C1 (en) * | 1994-02-23 | 2002-02-12 | Matsushita Electric Ind Co Ltd | Signal converter noise shaper ad converter and da converter |
| DE4408768C1 (de) * | 1994-03-15 | 1995-05-04 | Siemens Ag | Verfahren zur Filterung einer digitalen Wertefolge mit verbessertem Rauschverhalten und Schaltungsanordnung zur Durchführung des Verfahrens |
| US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
-
1998
- 1998-07-01 JP JP10186160A patent/JP2000022544A/ja active Pending
- 1998-12-01 US US09/201,831 patent/US6252530B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510383A (ja) * | 2000-09-29 | 2004-04-02 | テラダイン・インコーポレーテッド | シグマ−デルタ・ループおよびフィードバックｄａｃモデルを用いたディジタル−アナログ変換器 |
| JP2006523414A (ja) * | 2003-03-21 | 2006-10-12 | ディー２オーディオ コーポレイション | クリップ検出と信号変調システム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6252530B1 (en) | 2001-06-26 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050527 |
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| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050527 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |