JP2004510383A - シグマ−デルタ・ループおよびフィードバックdacモデルを用いたディジタル−アナログ変換器 - Google Patents
シグマ−デルタ・ループおよびフィードバックdacモデルを用いたディジタル−アナログ変換器 Download PDFInfo
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Abstract
Description
本発明は、一般的に、ディジタル入力信号のアナログ出力信号への変換に関する。更に特定すれば、本発明は、自動検査(テスト)機器に使用するための、シグマ−デルタ・ループおよびその他のディジタル信号処理技法を用いた市販用ディジタル‐アナログ変換器の性能向上に関する。
【0002】
発明の背景
自動検査機器(ATE:automatic test equipment)においては、被検査デバイス(DUT:device under test)をアナログ波形で刺激することが通常必要である。従来のATEの枠組みでは、検査プログラムが、DUTに印加するアナログ波形を規定する。検査システムが波形を印加し、この波形に応答してDUTが発生した信号を監視する。検査プログラムは、DUTからの監視信号が、十分な精度レベルまで、予測した正しい応答と一致するか否かに基づいて、合否判定を行う。
【0003】
広範囲の周波数に及ぶ多種多様のデバイスを検査するには、汎用ATEシステムを装備することが好ましい。一般に、従来のディジタル‐アナログ変換器(DAC)は、しかしながら、限られた周波数範囲のみでしか、高い精度が得られなかった。高周波数において精度が高いDACは、低周波数では精度が低下することが多く、低周波数において精度が高いDACは高周波数では精度が低下することが多い。これらの制約のために、ATEの開発者には、異なる周波数範囲に対応するアナログ波形を発生するために異なる回路トポロジ(circuit topology)を設けることが求められてきた。例えば、低周波信号を発生するために1つの回路トポロジ、そして高周波信号を発生するためには別の回路トポロジを用いるATEシステムもあり得る。
【0004】
開発者は、シグマ−デルタ・ループによって駆動される、単純な高速低分解能DACを用いることによって、DACの性能におけるこれらの決定を克服しようとした。図1は、シグマ−デルタ・ループを採用したDACトポロジ100の一例である。図1に示すように、DAC116は、8ビット・ディジタル入力信号からアナログ出力信号を発生するように構成されている。DAC116は、十分な忠実性を有する出力信号を発生する程度に十分高いレート(即ち、少なくともナイキスト・レート)でサンプリングされ、ロー・パス・フィルタ124はDAC116の出力を平滑化して、サンプリングのアーチファクトを低減する。
【0005】
DACの分解能は8ビットに過ぎないという事実にも拘わらず、回路100の有効分解能は、シグマ−デルタ・ループの動作によって、8ビットを遥かに超える。シグマ−デルタ・ループ内では、比較的高い数値分解能(numeric resolution)(例えば、25ビット)を有するディジタル入力信号「Digital In」が加算器110の入力に供給される。加算器110は、ディジタル入力信号からフィードバック信号を減算し、誤差信号ESを生成する。次いで、誤差信号はループ・フィルタ112に供給される。ループ・フィルタは、シグマ−デルタ・フィードバック・ループを安定化するのに役立ち、一般には誤差信号を時間で積分する(例えば、ESを異なるサンプルにわたって累積する)。次に、量子化器114が、単純な切り捨て(トランケート)によってループ・フィルタ112の出力を8ビット信号にする。いずれの時点においても、誤差信号は、ディジタル入力信号とDAC116に入力される量子化信号との差を表す。フィードバックの動作によって、シグマ−デルタ・ループは、誤差信号を0にしようとし、DACへの8ビット入力を徐々に高分解能のディジタル入力信号に正確に一致させる。その結果、DAC116からの出力信号はディジタル入力信号の複製であるが、その有効分解能のレベルはDAC116の分解能よりも遥かに高い。
【0006】
DAC116の分解能は本来低いので、広い周波数範囲に渡って比較的高い精度で動作するように簡単に構成することができる。これをシグマ−デルタ・ループと組み合わせるので、高い有効分解能も達成することができる。
【0007】
これらの利点にも拘わらず、DAC自体にはなおも、自動検査機器に望まれるレベルを上回る誤差が生ずることを確認している。これらの誤差は、例えば、DC誤差、非線形性、および過渡誤差を含む。シグマ−デルタ・ループは、DACの有効分解能を大幅に高めるものの、DACの精度を必ずしも高める訳ではない。その結果、多数のDACトポロジを備え、各々をそれ自体の特定周波数範囲に最適化することがなおも必要とされている。
【0008】
高い有効分解能および高い精度で広い周波数範囲に対応することができる、アナログ出力信号をディジタル入力信号から発生する単一トポロジが求められている。
【0009】
発明の概要
前述の背景を念頭に置いて、本発明の目的は、単一の回路トポロジを用いて、広い周波数範囲にわたってディジタル入力信号から精度高いアナログ出力信号を発生することである。
【0010】
前述の目的ならびにその他の目的および利点を達成するために、ディジタル入力信号をアナログ出力信号に変換する回路は、DACと、フィードバック・ループ内部にDACモデルを有するシグマ−デルタ・ループとを含む。シグマ−デルタ・ループは、高分解能ディジタル入力信号をフィードバック信号と比較して誤差信号を発生し、ループ・フィルタは誤差信号を処理する。ループ・フィルタの出力を量子化し、量子化信号をDACに供給する。また、量子化信号はDACモデルにも供給される。DACモデルは、量子化信号を処理し、フィードバック信号を生成する。DACに関して格納されている動作情報に応答して、DACモデルはフィードバック信号を調節し、量子化信号に応答してDACの予測値を一致させようとする。このように、DACモデルは、DACが引き起こす予測誤差も含んで、効果的にDACをエミュレートする。フィードバック動作によって、予測誤差を大幅に低減し、精度を向上させる。
【0011】
本発明の更に別の目的、利点、および新規な特徴は、添付の説明および図面の検討から明白になろう。
【0012】
好適な実施形態の説明
概説
図2は、本発明にしたがって、ディジタル入力信号からアナログ出力信号を発生するトポロジ200を示す。図2のトポロジは、多くの点で図1のトポロジに類似している。例えば、ディジタル入力信号「Digital In」が加算器210の入力に供給される。加算器210は、ディジタル入力信号とフィードバック信号との間の差に等しい誤差信号を発生する。誤差信号は、ループ・フィルタ212の入力に供給され、ループ・フィルタ212の出力は量子化器214の入力に結合されている。DAC216は、量子化信号をアナログ信号に変換し、ロー・パス・フィルタ224はDAC216の出力を平滑化して、サンプリングのアーチファクトを低減する。したがって、図2の加算器210、ループ・フィルタ212、量子化器214、DAC216、およびフィルタ224は、図1の対応する要素110、112、114、116、および124と機能的に類似している。
【0013】
別の点では、図2のトポロジは図1のそれとは異なっている。例えば、図2は、DACモデル222、アンチ(逆)DACモデル218、および加算器220を含むが、これらは図1にはない。DACモデル222は量子化器214の出力に結合され、フィードバック信号を加算器210に供給する。アンチDACモデルは、ディジタル入力信号を受け取り、出力信号を発生する。この出力信号は、追加の加算器220によって、ループ・フィルタの出力に加算される。従来のシグマ・デルタDACトポロジとの相違によって、顕著な効果が得られるが、これについては以下で更に詳しく説明する。
【0014】
シグマ・デルタ・ループを採用したDAC回路における低精度は、通常DAC自体における低精度に由来することを確認した。図1の従来のトポロジに戻ると、量子化器114は、ディジタル入力信号のほぼ完全な表現、シグマ−デルタ・ループのフィードバックにできる限り完全に近い表現を生成する。誤差が生ずるのは、主に、DAC116が量子化信号の不完全なアナログ表現を生成するという事実からであることを突き止めた。
【0015】
回路100が全体として精度に欠ける理由は、しかしながら、単にDACが低精度であるからではない。DAC116からのアナログ信号が量子化器からのフィードバック信号と完全に一致しないという更に根本的な理由を発見した。シグマ−デルタ・ループはDACを正しい出力に持っていこうとするのであるから、アナログ出力信号およびフィードバック信号を何らかの方法で一致させれば、DAC116からの誤差は問題とはならないと推測する。このことを念頭に入れ、回路100の誤差低減は、DACをフィードバック信号に一致させる(即ち、DACを完全にする)ことによるだけでなく、フィードバック信号をDACに一致させることによっても可能であると結論付けた。
【0016】
このために、図2のDACモデル222は、DAC誤差には係わらず、フィードバック信号を調節してDAC216の出力に正確に一致させるという意図で導入された。DACモデル222は、DAC216と同じ入力(即ち、量子化器214の出力)を有し、理想的には同じ出力を単にディジタル形式で生成する。
【0017】
シグマ−デルタ・ループの動作によって、DAC216の出力は、DACの誤差には係わらず、ディジタル入力信号が表すレベルに正確に等しくなることが保証される。図1のトポロジと同様、シグマ−デルタ・ループはフィードバック信号を、徐々にディジタル入力信号に正確に等しくなる値に持っていく。しかしながら、フィードバック信号はDAC216の出力に一致するので、ループはDACの出力も、ディジタル入力信号が表す値に正確に持って行き、DACの出力から実質的に誤差をなくす。
【0018】
DACモデル222は、DAC216が混入する誤差を補正するが、これが行うことができる補正は、シグマ−デルタ・ループの帯域幅によって制限される。ループの帯域幅の外側の周波数では、シグマ−デルタ・ループは、フィードバック信号における誤差、したがってDAC216の出力における誤差を補正するための十分な利得に欠ける。
【0019】
アンチDACモデル218および加算器220を図2の回路に導入し、ループ帯域幅よりも高い周波数のDAC誤差を補正する。図2に示すように、アンチDACモデル218は、量子化器214の入力にフィード・フォーワード信号を直接的に注入する。アンチDACモデルの出力は、ディジタル入力信号に等しいが、DAC216の予測誤差に対抗する(反対になる)ように、故意に歪ませてある。例えば、DAC216が特定のディジタル入力信号に応答して少し高すぎる出力レベルを生成することがわかっていたならば、アンチDACモデルは少し低すぎる出力を生成するように構成する。低くした値によって、DAC216への量子化入力を多少低下させ、DACに、誤差を大幅に低減した出力を生成させる。
【0020】
DAC216およびロー・パス・フィルタ224を除いて、回路200全体は、単一の現場(フィールド)プログラム可能なゲート・アレイ(FPGA)内に完全に組み込まれる。あるいは、DACおよびロー・パス・フィルタを含む回路200全体を、単一の特定用途集積回路(ASIC)内に組み込むことも可能である。
【0021】
DACモデル
図3は、シグマ−デルタDAC回路200と共に用いるのに適したDACモデル222の一例を概略図形式で示す。図3に示す例では、DACモデル222は、単純な参照(ルックアップ)テーブル310から成る。ルックアップ・テーブル310は、DAC216の入力コード毎に異なるアドレスを有することが好ましい。例えば、DAC216が16ビットの分解能を有すると仮定すると、ルックアップ・テーブル310は、0から65,535(即ち、216−1)までの範囲のアドレスを有することが好ましい。DAC216の入力コード毎に、ルックアップ・テーブル310は、当該入力コードに応答してDAC216の予測出力に対応する値を格納することが好ましい。
【0022】
種々のDAC誤差のために、DAC216が生成する出力レベルは、一般に、歪みが均一でない。通例では、出力レベルは、それらの理想的な間隔である1LSB(最下位ビット)からLSBの端数だけ変動し、ときとして1LSBよりも大きく変動する場合もある。DAC116の挙動を精度高くエミュレートするために、DACモデル222は、DAC自体の分解能よりも遥かに高い解像度を有する出力値を供給することが好ましい。好適な実施形態では、DACモデルに格納する値は、16ビットDACのLSBを精度高く分解するために、25ビットの分解能を有する。
【0023】
DACモデルに格納する値は、好ましくは、0から225−1の範囲を取り、0から216−1(65,535)までの範囲の16ビットDACに対応する。これら25ビット値は、DACコードと同じ範囲に対応する16ビット部と、DACモデルがDAC216の各LSBに適用する分解能を表す9ビット端数部とから成ると見なすことができる。
【0024】
DAC出力における誤差は正または負のいずれかとなり得るので、25ビット範囲を超える小さな追加領域(図示せず)を設けると、DACモデルが最大スケールよりも多少小さい値および多少大きい値を生成することができるので好ましい。あるいは、DACモデルの25ビット範囲の一部を、負数を表すための専用とすることができ、DACの範囲の最上部を削減することができる。
【0025】
DACモデルは、単純なルックアップ・テーブルに限定される訳ではない。例えば、DACモデルに、DAC216の数学モデルに基づいてエミュレート値を計算する処理能力を装備することができる。また、DACモデルには、DACの以前の状態を格納するために追加のメモリを設けることもできる。現状態および以前の状態双方を考慮することにより、DACモデルは、DAC216は過渡誤差を予測しエミュレートすることが可能となる。
【0026】
DACモデルに格納されるデータは、好ましくは、回路200が採用する特定のDAC216から導出する。好ましくは、実行時に較正ルーチンを実行し、DACに関する動作情報を自動的に測定し、DACモデル220に格納する。較正ルーチンは、定期的にまたは要求に応じて実行し、時間および温度によるDAC特性のドリフトにも拘わらす高精度を確保することが好ましい。あるいは、動作情報は、1回の特徴化の間にDAC216から抽出し、DACモデルにアクセス可能な不揮発性メモリに永続的に格納することもできる。
【0027】
DAC216の作動は、DACをサンプリングするレートに大きく依存することを突き止めた。したがって、DAC216を固定のサンプリング・レートで動作させることが好ましく、較正ルーチンをこの固定サンプリング・レートで実行することが好ましい。ユーザが可変サンプリング・レートを用いて回路200をプログラムしたい場合、従来のサンプリング・レート変換器を含ませて、シグマ−デルタDAC回路200に印加する前に、可変サンプリング・レートを固定サンプリング・レートに変換することが好ましい。
【0028】
アンチDACモデル
図4は、シグマ−デルタDAC回路200と共に用いるのに適したアンチDACモデル218の一例を示す。DACモデル222と同様、図4に示すアンチDACモデルは、単純なルックアップ・テーブル410から成る。ルックアップ・テーブル410は、ディジタル入力信号「Digital In」の範囲に対応するアドレス範囲を有する。例えば、アンチDACモデル218は、225の異なるアドレスを備え、好ましくは25ビットであるディジタル入力信号に可能な値毎に1つのアドレスを設けることが好ましい。
【0029】
各アドレス毎に、アンチDACモデル218は、ディジタル入力信号にほぼ等しいが、DAC216における誤差を考慮して歪んでいる値を格納する。例えば、DAC216が多少低い出力信号を生成すると予測される場合、アンチDACモデルは多少高くした値を供給する。すると、DAC216はこの多少高くした値に応答して、この入力に対するDAC誤差を補正した出力信号を生成する。
【0030】
DACモデル222と同様、アンチDACモデル218は、任意に複雑にして、広範囲にわたるDACの静的および動的双方の作動に対処することができる。したがって、アンチDACは、単純なルックアップ・テーブルに限定されるとは見なしてはならない。例えば、アンチDACモデルには、実行中に計算を行う処理能力を備えることができる。これらの計算は、DAC216の挙動を記述する数学的関数に基づいて、アンチDACモデルの出力を歪ませるために用いることができる。加えて、アンチDACモデルには、DAC216の以前の状態を考慮するために追加のメモリも設けて、予測される過渡誤差に対して補正を行うこともできる。
【0031】
アンチDACモデル218に対する動作情報は、使用する実際のDAC216の動作特性を測定する自動較正ルーチンを用いて実行時に取得し、これらの特性をメモリに格納することが好ましい。あるいは、動作情報は、1回の特徴化の間にDAC216から抽出し、アンチDACモデルにアクセス可能な不揮発性メモリに永続的に格納することができる。
【0032】
量子化器
図5は、図2のシグマ−デルタDAC回路と共に用いるのに適した量子化器214の一例を示す。図1の単純なトランケート量子化器114とは対照的に、図5の量子化器は、ノイズ整形再量子化器、即ち、「ノイズ整形器(シェーパ)」とすることが好ましい。
【0033】
公知のように、ノイズ整形器は、信号の忠実性を損なうことなく、比較的分解能が高いディジタル信号を比較的分解能が低いディジタル信号に変換する際に用いられる。ノイズ整形によって、切り捨て(トランケート)誤差を格納し、次いで後続のサンプルに加算するか、または後続のサンプルから減算する。正味の効果は、再量子化信号のノイズ・スペクトルを、比較的平坦な特性から、対象周波数においてノイズを大幅に削減し、それよりも高い周波数ではノイズを増大させた特性に再分布することである。周波数が高い方のノイズは概ね濾波することができるので、ノイズ整形を行わずに得られる信号よりも、全ノイズが遥かに少ない信号が残ることになる。
【0034】
DAC216への入力のノイズ整形を行うことによって、回路200はアンチDACモデル218から高い分解能の値が得られるという効果がある。ノイズ整形器は、多くのサンプルにまたがって量子化誤差を拡散することによって効果的に分解能を高めるので、ノイズ整形器によって、アンチDACモデル218からの分解能を高めたビットはDAC216の出力に影響を及ぼすことができる。したがって、ノイズ整形器は、アンチDACモデル218からの高分解能補正を単純に切り捨てないことを保証することによって、回路200の精度を向上させる。
【0035】
ノイズ整形器は公知であり、ノイズ整形器がいかなる形態であっても、本発明には重要ではない。しかしながら、図5に示したような二次ノイズ整形器は、さほどの複雑さを伴わずに、適度な処理能力が得られる。更に次数が高いノイズ整形器を用いれば、処理能力が向上するが、対応して複雑度が高くなる。
【0036】
ノイズ整形再量子化器は回路200の処理能力を向上させるが、本発明にとっては厳密には必須ではない。何故なら、これはシグマ−デルタ・ループの帯域幅以外の周波数に対して、回路200の処理能力に影響を及ぼすからである。
【0037】
ループ・フィルタ
図6は、図2のシグマ−デルタDAC回路と共に用いるのに適したループ・フィルタ212の一例を示す。ループ・フィルタ212内部では、誤差信号ESが加算器610の入力に供給される。誤差信号は、加算器610によって、レジスタ612の出力からの累積信号に加算される。サンプリング・クロックのアクティブ・エッジ毎に、レジスタ612を更新し、レジスタの以前の内容と誤差信号の現在値との累積和を反映させる。シグマ−デルタ・ループのフィードバックは誤差信号を0にしようとするので、レジスタ612の出力は、安定した値に合わせようとする(zero−in)。サンプル・クロックのエッジ毎に誤差信号を累積することによって、ループ・フィルタ212は、アナログ積分器に類似した挙動を呈し、誤差信号を時間で積分する。
【0038】
利点
前述の説明から、本発明によるシグマ−デルタDAC回路200は、図1の従来のトポロジよりも著しく高い精度を達成可能であることは明らかである。DAC誤差が事実上補償されるので、比較的安価なDACを用いて、広い周波数範囲にわたって高精度の処理能力を得ることができる。広い周波数範囲に対応するにも、以前では多数のトポロジが必要であったが、単一のトポロジを用いることができる。したがって、本発明は、ATEシステムのコストを削減し、従来技術よりも占有する空間が少なくて済む。
【0039】
代替案
前述の好適な実施形態および変更例に加えて、その他の実施形態や変更例も可能である。
【0040】
例えば、ループ・フィルタ212は、単純なディジタル累積器(アキュムレータ)として先に説明した。しかしながら、これは単なる一例である。多数の累積器を縦続接続して、誤差信号に対して多数回の積分を効果的に行うことができる。安定性およびループ性能を向上させるために、ループ・フィルタ212にその他の調節を行うこともできる。
【0041】
前述のように、シグマ−デルタDAC回路200は、固定サンプリング・レートで動作させることが好ましい。あるいは、異なるサンプリング・レートの選択機能を回路200に設けることができ、DACモデル222およびアンチDACモデル218に異なる情報を格納して、異なるサンプリング・レート毎におけるDAC動作の補正を正確に行うようにすることができる。更に別の代替案として、DAC216を可変サンプリング・レートで動作可能とし、1組の動作情報を用いて、異なるサンプリング・レートにおいて、最適ではないものの、適度な処理能力が得られるようにすることもできる。
【0042】
前述の説明では、シグマ−デルタDAC回路200は、DACモデル222およびアンチDACモデル218双方を含むとし、アンチDACモデル218がシグマ−デルタ・ループの帯域幅以外の補正を行った。ループの帯域外の補正が不要な場合、アンチDACモデル218を取り去ることができ、ノイズ整形再量子化器214を単純なトランケート量子化器と置き換えることができる。また、アンチDACモデル218の寄与は、回路200におけるパイプライン遅延が減少すると、重要度が薄れることがわかった。例えば、回路200におけるパイプライン遅延数を0に低減すると、DACモデル222は、全てのDAC誤差が生成される度に、これらを補正することになる。したがって、アンチDACモデル218を取り除くことができ、ノイズ整形器を単純な量子化器で置き換えることができる。
【0043】
加えて、図に示し先に説明した具体的な構造は、概念レベルで信号に対して行う動作や信号の流れを示すことを目的としたのである。実際のハードウエア実施態様は、ディジタル回路を実施する際の従来からの規則および慣行に応じて、図示した構造からは実質的に異なる場合もある。
【0044】
これらの代替案および変更例の各々、ならびにその他は、本発明者によって想起されたものであり、本発明の範囲に該当するものである。したがって、前述の説明は一例に過ぎず、本発明は特許請求の範囲の精神およびその範囲によってのみ限定されることは、理解すべきである。
【図面の簡単な説明】
【図1】
図1は、シグマ−デルタ・ループを用いてディジタル入力信号をアナログ出力信号に変換する従来技術の回路の簡略ブロック図である。
【図2】
図2は、本発明にしたがって、ディジタル入力信号をアナログ出力信号に変換する回路の簡略ブロック図である。
【図3】
図3は、図2の回路に応じて用いることができるDACモデルの概略図である。
【図4】
図4は、図2の出力に応じて用いることができるアンチDACモデルの概略図である。
【図5】
図5は、図2の回路と共に用いるのに適したノイズ整形再量子化器のブロック図である。
【図6】
図6は、図2の回路に用いるのに適したループ・フィルタのブロック図である。
Claims (26)
- アナログ出力信号を表すディジタル入力信号からアナログ出力信号を発生する回路であって、
前記ディジタル入力信号とフィードバック信号との間の差に応答して変化する濾波信号を伝達する出力を有するループ・フィルタと、
前記ループ・フィルタの出力に結合された入力を有し、アナログ出力信号を発生するDACと、
前記DACに関する複数の動作情報を格納するDACモデルであって、前記ループ・フィルタの出力に結合された入力を有し、前記複数の動作情報に応答してフィードバック信号を発生し、前記アナログ出力信号をエミュレートする、DACモデルと、
を備えた回路。 - 請求項1記載の回路において、前記フィードバック信号が、前記DACの分解能よりも高い分解能を有するディジタル値から成る、回路。
- 請求項2記載の回路において、前記DACモデルに格納されている前記複数の動作情報が前記DACの線形誤差を含む、回路。
- 請求項2記載の回路において、前記DACモデルに格納されている前記複数の動作情報が前記DACの過渡誤差を含む、回路。
- 請求項2記載の回路において、前記DACモデルに格納されている前記複数の動作情報が前記DACの少なくとも1つの以前の状態を含む、回路。
- 請求項1記載の回路において、更に、
前記ループ・フィルタの出力と前記DACおよび前記DACモデルの入力との間に結合された量子化器を備えている、回路。 - 請求項6記載の回路において、前記量子化器がノイズ整形再量子化器である、回路。
- 請求項7記載の回路において、前記ノイズ整形再量子化器が2の次数を有する、回路。
- 請求項7記載の回路において、更に、
前記ディジタル入力信号を受ける入力と、前記DACの複数の誤差を補償するために歪ませた信号を供給する出力とを有するアンチDACモデルと、
前記アンチDACモデルの出力と、前記量子化器の入力への前記ループ・フィルタの出力との和を与える加算器と、
を備えた回路。 - 請求項9記載の回路において、前記アンチDACモデルが、前記DACの複数の誤差に対抗して前記アナログ出力信号に作用するディジタル値を格納し、前記DACの複数の誤差を効果的に相殺する、回路。
- 請求項1記載の回路において、前記ループ・フィルタが、少なくとも1つのディジタル累積器を含み、前記ディジタル入力信号とフィードバック信号との間の差の累積和に比例して前記濾波信号を変化させる、回路。
- 請求項1記載の回路において、更に、前記DACの出力に結合されているロー・パス・フィルタを備えている、回路。
- 請求項1記載の回路であって、ディジタル回路で実施した回路。
- 請求項13記載の回路において、前記ディジタル回路を少なくとも1つのFPGA内に実装した、回路。
- アナログ出力信号を表すディジタル入力信号から前記アナログ出力信号を発生する方法であって、
前記ディジタル入力信号とフィードバック信号との差に応答して濾波信号を発生するステップと、
前記濾波信号を量子化するステップと、
前記量子化信号を前記アナログ出力信号に変換するステップと、
前記変換ステップをモデル化して前記フィードバック信号を発生するステップであって、前記フィードバック信号を変化させ、前記変換ステップによって挿入された誤差に対処する、ステップと、
を含む方法。 - 請求項15記載の方法において、前記量子化信号が、前記ディジタル入力信号の解像度よりも低い解像度を有する、方法。
- 請求項16記載の方法において、前記フィードバック信号が、前記量子化信号の解像度よりも高い解像度を有する、方法。
- 請求項16記載の方法において、前記量子化するステップが、前記濾波信号のノイズ整形を行うことを含む、方法。
- 請求項18記載の方法において、更に、
前記ディジタル入力信号の歪ませた形態を発生するステップを含み、
前記量子化ステップが、前記濾波信号と、前記ディジタル入力信号を歪ませた形態との和に対して作用する、方法。 - 請求項19記載の方法において、前記歪みディジタル入力信号を発生するステップが、前記変換ステップに関する動作情報を適用し、前記変換ステップにおける誤差を補正することを含む、方法。
- 請求項15記載の方法において、前記発生するステップが、異なる時点において取り込んだ前記ディジタル入力信号と前記フィードバック信号との差の和を累積するステップを含む、方法。
- 請求項15記載の方法において、前記モデル化するステップが、前記変換ステップに関して格納されている動作情報を適用し、前記変換ステップをモデル化することを含む、方法。
- 請求項22記載の方法において、前記動作情報が前記変換ステップの線形性に関する情報を含む、方法。
- 請求項22記載の方法において、前記動作情報が前記変換ステップの過渡動作に関する情報を含む、方法。
- 請求項22記載の方法において、前記動作情報が、前記変換ステップによって生成した以前のレベルに関する情報を含む、方法。
- 請求項15記載の方法であって、更に、前記アナログ出力信号にロー・パス・フィルタ処理を行うステップを含む、方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/676,064 US6404369B1 (en) | 2000-09-29 | 2000-09-29 | Digital to analog converter employing sigma-delta loop and feedback DAC model |
PCT/US2001/030056 WO2002027944A2 (en) | 2000-09-29 | 2001-09-26 | Digital to analog converter employing sigma-delta loop and feedback dac model |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004510383A true JP2004510383A (ja) | 2004-04-02 |
JP4440539B2 JP4440539B2 (ja) | 2010-03-24 |
Family
ID=24713083
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002531617A Expired - Lifetime JP4440539B2 (ja) | 2000-09-29 | 2001-09-26 | シグマ−デルタ・ループおよびフィードバックdacモデルを用いたディジタル−アナログ変換器 |
Country Status (9)
Country | Link |
---|---|
US (1) | US6404369B1 (ja) |
EP (1) | EP1354410B1 (ja) |
JP (1) | JP4440539B2 (ja) |
KR (1) | KR100829024B1 (ja) |
AT (1) | ATE359623T1 (ja) |
AU (1) | AU2001296316A1 (ja) |
DE (1) | DE60127865T2 (ja) |
TW (1) | TW518831B (ja) |
WO (1) | WO2002027944A2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6515604B2 (en) * | 2000-04-17 | 2003-02-04 | Tripath Technology, Inc. | Mixed signal processing unit with improved distortion and noise characteristics |
US6946983B2 (en) * | 2002-04-26 | 2005-09-20 | Telefonaktiebolaget L M Ericcson | Digital-to-analog converter having error correction |
SE523353C2 (sv) * | 2002-04-26 | 2004-04-13 | Ericsson Telefon Ab L M | Digital-/Analogomvandlare med felkompensering |
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-
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- 2000-09-29 US US09/676,064 patent/US6404369B1/en not_active Expired - Lifetime
-
2001
- 2001-09-26 EP EP01977178A patent/EP1354410B1/en not_active Expired - Lifetime
- 2001-09-26 JP JP2002531617A patent/JP4440539B2/ja not_active Expired - Lifetime
- 2001-09-26 KR KR1020037004511A patent/KR100829024B1/ko active IP Right Grant
- 2001-09-26 DE DE60127865T patent/DE60127865T2/de not_active Expired - Fee Related
- 2001-09-26 AT AT01977178T patent/ATE359623T1/de not_active IP Right Cessation
- 2001-09-26 WO PCT/US2001/030056 patent/WO2002027944A2/en active IP Right Grant
- 2001-09-26 AU AU2001296316A patent/AU2001296316A1/en not_active Abandoned
- 2001-10-02 TW TW090124447A patent/TW518831B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
AU2001296316A1 (en) | 2002-04-08 |
WO2002027944A3 (en) | 2003-08-14 |
KR100829024B1 (ko) | 2008-05-14 |
ATE359623T1 (de) | 2007-05-15 |
TW518831B (en) | 2003-01-21 |
KR20030036853A (ko) | 2003-05-09 |
JP4440539B2 (ja) | 2010-03-24 |
US6404369B1 (en) | 2002-06-11 |
DE60127865T2 (de) | 2008-01-17 |
DE60127865D1 (de) | 2007-05-24 |
EP1354410A2 (en) | 2003-10-22 |
WO2002027944A2 (en) | 2002-04-04 |
EP1354410B1 (en) | 2007-04-11 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A602 | Written permission of extension of time |
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A02 | Decision of refusal |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100107 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
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R250 | Receipt of annual fees |
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