KR20030036853A

KR20030036853A - 시그마-델타 루프 및 피드백 ｄａｃ 모델을 채용한디지털-아날로그 변환기

Info

Publication number: KR20030036853A
Application number: KR10-2003-7004511A
Authority: KR
Inventors: 시인티모씨더블유.
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2000-09-29
Filing date: 2001-09-26
Publication date: 2003-05-09
Also published as: EP1354410B1; ATE359623T1; EP1354410A2; KR100829024B1; JP2004510383A; US6404369B1; TW518831B; AU2001296316A1; WO2002027944A3; DE60127865T2; JP4440539B2; DE60127865D1; WO2002027944A2

Abstract

수정된 시그마-델타 루프 및 DAC를 채용하고 광범위한 주파수에서 개선된 정확도로 동작하는, 디지털 입력 신호를 아날로그 출력 신호로 변환하기 위한 회로 토폴로지 및 그 방법이 개시되었다. 디지털 누산기와 같은 루프 필터는 디지털 입력 신호와 피드백 신호간의 차이에 비례하여 입력 신호를 수신한다. 양자화기는 루프 필터의 출력을 양자화하고, DAC는 양자화된 신호를 아날로그 출력 신호로 변환한다. 양자화된 신호는 DAC 모델에도 제공된다. 양자화된 신호 및 DAC에 관한 동작 정보에 응답하여, DAC 모델은 DAC에 의해 유도된 에러를 포함하여, DAC로부터의 예상 출력 신호를 매칭시키기 위해 피드백 신호를 변동시킨다. 시그마-델타 루프의 동작에 의해, DAC의 에러는 상당히 감소된다.

Description

시그마-델타 루프 및 피드백 ＤＡＣ 모델을 채용한 디지털-아날로그 변환기 {DIGITAL TO ANALOG CONVERTER EMPLOYING SIGMA-DELTA LOOP AND FEEDBACK DAC MODEL}

자동 테스트 장비(ATE)에서 흔히 아날로그 파형으로 테스트 대상 디바이스(DUT;device under test)를 자극할 필요가 생긴다. 종래 ATE 패러다임에서, 테스트 프로그램은 DUT에 인가되어야 할 아날로그 파형을 규정한다. 테스트 프로그램은 파형을 인가하고, 이 파형에 응답하여 DUT에 의해 발생된 신호를 모니터링한다. 테스트 프로그램은 DUT로부터 모니터링된 신호가 충분한 정확도 레벨로 예상된, 정확한 응답과 매칭하는 지의 여부에 기초하여 통과하거나 실패한다.

범용 ATE 시스템은 바람직하게 광점위한 주파수를 커버하는 다양한 유형의 디바이스를 테스팅하기 위해 장비된다. 종래의 디지털-아날로그 변환기(DACs;digital-to-analog converters)는 일반적으로 단지 제한된 주파수 범위에 대해서만 높은 정확도를 제공한다. 고주파수에서 정확한 DACs는 저주파수에서 부정확한 경향이 있고, 저주파수에서 정확한 DACs는 고주파수에서 부정확한 경향이 있다. 이러한 제한사항들은 ATE 개발자로 하여금 상이한 주파수 범위를 커버하는 아날로그 파형을 발생시키기 위해 상이한 회로 토폴로지를 제공하도록 유도하여 왔다. 예를들어, ATE 시스템은 저주파수 신호를 발생시키기 위해 한 회로 토폴로지를 이용하고 고주파수 신호를 발생시키기 위해 다른 회로 토폴로지를 이용한다.

개발자들은 시그마-델타 루프에 의해 구동된 간단하고, 고속이며 낮은-레졸루션을 갖는 DACs를 사용하여 DAC 성능면에서 상기와 같은 제한사항을 극복하려고 하여 왔다. 도 1은 시그마-델타 루프를 채용한 DAC 토폴로지(100)의 예를 도시한다. 도 1에 도시된 바와 같이, DAC(116)는 8-비트 입력 신호로부터 아날로그 출력 신호를 발생시키도록 구성되었다. DAC(116)는 충분한 충실도(즉, 적어도 나이퀴스트 속도)를 갖는 출력신호를 발생시키기에 충분한 고속으로 샘플링되고, 저역-통과 필터(124)는 샘플링의 잔류물을 감소시키기 위해 DAC(116)의 출력을 평활시킨다.

DAC가 단지 8-비트의 레졸루션만을 갖는다는 사실에도 불구하고, 회로(100)의 유효 레졸루션은, 시그마-델타 루프의 동작에 기인하여, 8-비트를 훨씬 넘는다. 시그마-델타 루프내에서, 매우 높은 수치의 레졸루션(예로서, 25 비트)을 갖는 디지털 입력 신호인 "디지털 인"이 합산기(10)의 입력에 제공된다. 합산기(10)는 에러 신호(Es)를 산출하기 위해 디지털 입력 신호로부터 피드백 신호를 감산한다. 에러 신호는 그후 루프 필터(112)에 공급된다. 루프 필터는 시그마-델타 루프 피드백을 안정화시키는 데에 도움을 주고 일반적으로 시간에 대해 에러신호를 통합한다(예를들어, 상이한 샘플에 대해 Es를 누적한다). 양자화기(114)는 그후 루프 필터의 출력을 간단한 트런케이션에 의해 8-비트 신호로서 나타낸다. 임의의 한 순간에, 에러 신호는 디지털 입력 신호와 DAC(116)에 입력되는 양자화 신호간의 차이를 나타낸다. 피드백 동작에 의해, 시그마-델타 루프는 에러신호를 제로로 구동하는 경향이 있고, DAC로의 8-비트 입력이 고 레졸루션 디지털 입력 신호-시간에 대해-를 매칭시키도록 하게 한다. 결과적으로, DAC(116)로부터의 출력신호는 디지털 입력 신호를, DAC(116)의 레졸루션 보다 훨씬 높은 유효 레졸루션 레벨로 복제한다.

DAC(116)는 본질적으로 낮은 레졸루션을 갖기 때문에, 광범위한 주파수에 대해 매우 높은 정확도로 동작하도록 구축된다. 시그마-델타 루프와 결합되어 있으므로, 높은 유효 레졸루션을 달성할 수 있다.

이러한 장점에도 불구하고, DAC 자체는 자동 테스트 장비에 소망되는 레벨을 초과하는 에러로 된다는 것을 알았다. 이들 에러는 예를들어 DC 에러, 비선형성 및 전이 에러를 포함한다. 시그마-델타 루프가 DAC의 유효 레졸루션을 상당히 향상시킬지라도, 반드시 DAC의 정확도를 개선시키는 것은 아니다. 결과적으로, 닷 DAC 토폴로지가 여전히 필요하고, 그 각각은 고유의 특정 주파수 범위를 위해 최적화된다.

필요로 되는 것은 높은 유효 레졸루션 및 고 정확도로 광범위한 주파수를 커버할 수 있는, 디지털 입력 신호로부터 아날로그 출력 신호를 발생시키기 위한 단일 토폴로지이다.

상기한 배경 단락을 고려하여, 본 발명의 목적은 단일 회로 토폴로지를 사용하여, 광범위한 주파수에 걸쳐, 디지털 입력 신호로부터 정확한 아날로그 출력 신호를 발생시키는 것이다.

본 발명은 일반적으로 디지털 입력 신호를 아날로그 출력 신호로 변환시키기 위한 것으로, 더욱 상세히는 자동 테스트 장비에 사용하기 위해, 기타 신호 처리 기술과 시그마-델타 루프를 사용하는 상용 디지털-아날로그 변환기의 성능을 향상시키는 것에 관한 것이다.

도 1은 시그마-델타 루프를 사용하여 디지털 입력 신호를 아날로그 출력 신호로 변환시키기 위한 종래 기술 회로의 개략 블록도.

도 2는 본 발명에 따른 디지털 입력 신호를 아날로그 출력 신호로 변환시키기 위한 회로의 개략 블록도.

도 3은 도 2의 회로에 사용될 수 있는 DAC 모델의 개략도.

도 4는 도 2의 회로에 사용될 수 있는 앤티-DAC 모델의 개략도.

도 5는 도 2의 회로에 사용되기에 적합한 노이즈-셰이핑 재양자화기의 블록도.

도 6은 도 2의 회로에 사용되기에 적합한 루프 필터의 블록도.

상기한 목적 및 기타 목적과 장점을 달성하기 위해, 디지털 입력 신호를 아날로그 출력 신호로 변환하기 위한 회로는 DAC와 그 피드백 루프에 DAC 모델을 갖는 시그마-델타 루프를 포함한다. 시그마-델타 루프는 에러 신호를 발생하기 위해 고 레졸루션 디지털 입력 신호와 피드백 신호를 비교하고, 루프 필터는 에러 신호를 처리한다. 루프 필터의 출력은 양자화되고, 양자화된 신호는 DAC에 공급된다. 양자화된 신호는 또한, 양자화된 신호를 처리하여 피드백 신호를 산출하는, DAC 모델에도 공급된다. DAC에 대한 저장된 동작 정보에 응답하여, DAC 모델은 양자화된 신호에 응답하여 DAC의 예상값에 매칭시키기 위해 피드백 신호를 조정한다. DAC 모델은 이와같이, DAC에 의해 유도된 예상 에러를 포함는, DAC를 에뮬레이팅한다. 피드백의 동작을 통해, 예상 에러는 상당히 감소되고 정확도가 계산된다.

본 발명의 목적, 이점 및 새로운 특징은 하기의 설명 및 첨부도면으로부터 분명하게 될 것이다.

개괄

도 2는 본 발명에 따른, 디지털 입력 신호로부터 아날로그 출력 신호를 발생시키기 위한 토폴로지(200)를 예시한다. 도 2의 토폴로지는 많은 점에서 도 1의 토폴로지와 유사하다. 예로서, 디지털 입력 신호인 "디지털 입력"이 합산기(210)의 입력에 제공된다. 합산기(210)는 디지털 입력 신호와 피드백 신호간의 차이와 동일한 에러 신호를 발생시킨다. 에러 신호는 루프 필터(212)의 입력에 공급되고, 루프 필터(212)의 출력은 양자화기(214)의 입력에 연결된다. DAC(216)는 양자화된 신호를 아날로그 신호로 변환하고, 저역통과 필터(224)는 샘플링에 의한 잔존물을 감소시키기 위해 DAC(216)의 출력을 평활시킨다. 도 2의 합산기(210), 루프 필터(212), 양자화기(214), DAC(216) 및 필터(224)는 도 1의 대응 구성요소들인 110, 112, 114, 116 및 124와 기능적으로 유사하다.

그밖의 점에서, 도 2의 토폴로지는 도 1의 토폴로지와 상이하다. 예로서,도 2는 도 1에 없는, DAC 모델(212), 안티-DAC 모델(218) 및 합산기(220)를 포함한다. DAC 모델(212)은 양자화기(214)의 출력에 연결되고 피드백 신호를 합산기(210)에 제공한다. 안티-DAC 모델(218)은 디지털 입력 신호를 수신하여, 부가적인 합산기(220)를 통해, 루프 필터의 출력에 가산하는 출력 신호를 발생시킨다. 종래의 시그마-델타 DAC 토폴로지와의 이러한 차이점들은 하기에 더욱 상세히 설명되는 바와 같이 상당한 장점을 제공한다.

시그마-델타 루프를 채용하는 DAC 회로의 부정확성은 일반적으로 DAC 자체의 부정확성으로부터 생긴다는 것으로 알려져 있다. 도 1의 종래 토폴로지를 보면, 양자화기(114)는 시그마-델타 루프의 피드백이 만들 수 있는 완벽한 정도로 디지털 입력 신호의 거의 완벽한 표현을 산출한다. 에러는 DAC (116)가 양자화된 신호의 불완전한 아날로그 신호를 발생시킨다는 사실로부터 주로 생긴다는 것을 알고 있다.

회로(100)가 전반적으로 정확성이 부족한 이유는 단지 DAC가 부정확하다는 것만은 아니다. 보다 근본적인 이유는 DAC로부터의 아날로그 신호가 양자화기로부터의 피드백 신호와 완전히 매칭하지 않는다는 것이다. 아날로그 출력 신호와 피드백 신호가 약간 매칭된다면, DAC로부터의 에러는 시그마-델타 루프가 DAC를 올바른 출력으로 유도하느 경향이 있으므로, 부적절하게 될 것이라는 추측할 수 있다. 이러한 가정하에, 회로(100)의 에러는 DAC가 피드백 신호와 매칭되도록 함으로써(즉, DAC를 완벽하게 함으로써) 및 피드백 신호가 DAC에 매칭되도록 함으로써 감소될 수 있다는 결론을 얻었다.

이를위해, 도 2의 DAC 모델(222)은 DAC의 출력을 정확하게 매칭시키기 위해 피드백 신호를 조정할 의도로 도입되었다. DAC 모델(222)은 DAC(216)와 동일한 입력(즉, 양자화기(214)의 출력)을 갖고, 이상적으로는 동일한 출력-단지 디지털 형태로만-을 산출한다.

시그마-델타 루프의 동작은 DAC 에러와 무관하게 DAC(216)의 출력이 디지털 입력 신호에 의해 표현된 레벨과 정확하게 동일하다는 것을 보장한다. 도 1의 토폴로지에서, 시그마-델타 루프는 피드백 신호를, 시간에 대해 디지털 입력 신호와 정확히 동일한 값이 되도록 구동한다. 피드백 신호가 DAC(216)의 출력과 매칭하기 때문에, 루프는 또한 디지털 입력 신호에 의해 표현된 값에 DAC(216)의 출력을 구동시키며, DAC의 출력은 거의 에러가 없다.

DAC 모델(222)은 DAC(216)에 의해 유도된 에러를 보정할 수 있을 지라도, 달성할 수 있는 보정은 시그마-델타 루프의 대역폭에 의해 제한된다. 루프 대역폭에 속하지 않는 주파수에 대해, 시그마-델타 루프는 피드백 신호의 에러를 보정하기 위해 충분한 이득이 부족하므로, DAC(216)의 출력에 속하게 된다.

안티-DAC 모델(218) 및 합산기(220)는 루프 대역폭 보다 높은 주파수에서 DAC 에러에 대해 보정하기 위해 도 2의 회로에 도입되었다. 도 2에 도시된 바와 같이, 안티-DAC 모델(218)은 피드포워드 신호를 양자화기(214)의 입력에 직접 투입한다. 안티-DAC 모델의 출력은 디지털 입력 신호와 동일하지만, DAC(216)의 예상 에러와 반대가 되도록 의도적으로 왜곡된다. 예를들어, DAC(216)가 특정 디지털 입력에 응답하여 약간 지나치게 높은 레벨인 출력 레벨을 산출하는 것으로 알려졌으면, 안티-DAC 모델은 약간 지나치게 낮은 출력을 산출하도록 조정된다. 낮아진 값은 DAC(216)로의 양자화된 입력을 약간 감소시키고, DAC로 하여금 상당히 감소된 에러를 갖춘 출력을 산출하게 한다.

DAC(216) 및 저역통과 필터(224)를 제외하고, 전체 회로(200)는 단일 필드-프로그램가능 게이트 어레이(FPGA)내에 구현된다. 대안으로, DAC 및 저역통과 필터를 포함하는, 전체 회로(200)는 단일한 특정 주문형 집적회로(ASIC)로 구현될 수 있다.

DAC 모델

도 3은 시그마-델타 회로(200)에 사용하기에 적합한 DAC 모델(220)의 예를 개략적으로 나타낸 도이다. 도 3에 도시된 예에서, DAC 모델(220)은 간명한 조사(look up) 테이블(310)으로 이루어 진다. 조사 테이블(310)은 바람직하게 DAC(216)의 각각의 입력 코드를 위한 상이한 주소를 갖는다. 예를들어, DAC(216)가 16 비트의 레졸루션을 갖는 것으로 가정하면 조사 테이블(310)은 바람직하게 0 내지 65,535(즉, 2¹⁶-1) 범위의 주소를 갖는다. DAC(216)의 각각의 입력 코드에 대해, 조사 테이블(310)은 바람직하게 그 입력 코드에 응답하여 DAC(216)의 예상 출력에 대응하는 값을 저장한다.

다양한 DAC 에러로 인해, DAC(216)는 균등하게 분포되지 않은 출력 레벨을 산출한다. 출력 레벨은 통상적으로 1 LSB(최하위 유효 비트)인 이상적인 간격으로부터, LSB의 소수부 만큼, 및 때때로는 1 LSB 보다 크게 변동한다. DAC(216)의 동작을 정확하게 에뮬레이팅하기 위해, DAC 모델(220)은 바람직하게 DAC 자체의 레졸루션 보다 훨씬 큰 레졸루션을 갖는 출력값을 제공한다. 바람직한 실시예에서, DAC 모델에 저장된 값은 16-비트 DAC LSB를 정확하게 해상하기 위해, 25 비트의 레졸루션을 갖는다.

DAC 모델에 저장된 값은 바람직하게 0 내지 2²⁵-1(33,554,431)범위의 주소를 갖고 0 내지 2¹⁶-1(65,535 )범위에 있는 16-비트 DAC 코드에 대응한다. 이들 25-비트 값은 DAC 코드와 동일한 범위를 커버하는 16-비트 부분과, DAC(216)의 각각에 DAC 모델을 적용하는 레졸루션을 나타내는 9-비트 소수부분을 더하여 구성되는 것으로 간주될 수 있다.

DAC 출력에서의 에러는 포지티브 또는 네거티브일 수 있기 때문에, DAC 모델이 제로보다 약간 작고 풀 스케일 보다 약간 큰 값을 산출할 수 있게 하는 25-비트 범위를 넘는 추가의 범위(도시되지 않음)를 제공한다. 대안으로, DAC 모델의 25-비트 범위의 일부분은 음수를 나타내도록 전용될 수 있고, DAC의 범위의 최상위부는 절단될 수 있다.

DAC 모델은 단순한 조사 테이블로 되는 것에 한정되지 않는다. 예를들어, DAC 모델에는 DAC(216)의 수학적 모델에 기초하여 에뮬레이팅된 값을 연산하기 위한 처리 기능이 구비될 수 있다. DAC 모델은 DAC의 이전 상태를 저장하기 위한 추가 메모리가 구비될 수 있다. 현재 상태 및 이전 상태를 설명함으로써, DAC 모델은 DAC의 일시적인 에러를 추측하여 에뮬레이팅할 수 있다.

DAC 모델에 저장된 데이터는 회로(200)가 채용하는 특정 DAC(216)로부터 유도된다. 바람직하게, 교정 루틴은 실시간으로 실행되고 DAC에 관한 동작정보는 자동으로 측정되어 DAC 모델(220)에 저장된다. 교정 루틴은 시간 및 온도에 대해 DAC의 특성에 따라 변동함에도 불구하고 고 정확도를 보장하기 위해 요구에 따라 또는 정상적인 기준에 따라 실행된다. 대안으로, 동작정보는 일-시간 특정화 동안 DAC(216)로부터 추출되고 DAC 모델에 액세스할 수 있는 비휘발성 메모리에 저장된다.

DAC(216)의 동작은 DAC가 샘플링되는 속도에 매우 크게 좌우된다. 그러므로, DAC(216)는 바람직하게 DAC 샘플링 속도로 동작되고, 교정 루틴은 바람직하게 그 샘플링 속도로로 실행된다. 가변 샘플링 속도로 회로(200)를 프로그래밍하려면, 종래 샘플링 속도 변환기는 가변 샘플링 속도를 시그마-델타 DAC 회로(200)에 적용하기 이전에 고정된 샘플링 속도로 변환시키기 위해 포함된다.

안티-DAC 모델

도 4는 시그마-델타 DAC 회로(200)에 사용하기에 적합한 안티-DAC 모델(218)의 예를 나타낸다. DAC 모델(222)과 마찬가지로, 도 4에 도시된 안티-DAC 모델(218)은 간명한 조사 테이블(410)로 이루어져 있다. 조사 테이블(410)은 디지털 입력 신호인 "디지털 입력"의 범위에 대응하는 주소의 범위를 갖는다. 예를들어, 안티-DAC 모델(218)은 하나의 주소가 바람직하게는 25 비트인 디지털 입력 신호의 각각의 값에 대응하는, 2²⁵개의 상이한 주소를 제공한다.

각각의 주소에 대해, 안티-DAC 모델(218)은 디지털 입력 신호와 거의 동일한 값을 저장하지만, DAC(216)의 에러를 설명하도록 왜곡된다. 예를들어, DAC(216)가 약간 낮은 출력 신호를 산출하는 것이 예상되면, 안티-DAC 모델은 약간 상승된 값을 제공할 것이다. DAC(216)는 그 입력에 대해 DAC의 에러에 대해 보정된 출력 신호를 산출하기 위해 약간 상승된 값에 응답한다.

DAC 모델(222)과 마찬가지로, 안티-DAC 모델(218)은 정적 및 동적인, DAC 동작의 넓은 범위를 설명하기 위해 임의의 복잡도를 가질 수 있다. 결과적으로, 안티-DAC은 단순한 조사 테이블에 한정되는 것으로 여겨지지 않아야 한다. 예를들어, 안티-DAC 모델은 즉시 계산을 제공하기 위해 처리 성능이 구비되어야 한다. 이들 계산은 DAC(216)의 동작을 설명하는 수학적 함수에 기초하여 안티-DAC 모델의 출력을 왜곡시키는 데에 사용될 수 있다. 또한, 안티-DAC 모델은 DAC(216)의 이전 상태를 설명하기 위해 추가 메모리가 구비될 수 있고, 따라서 예상 순시 에러에 대한 보정값을 제공한다.

안티-DAC 모델(218)을 위한 동작 정보는 사용되어야 할 실제 DAC(216)의 동작 특성을 측정하는 자동 교정 루틴을 사용하여 실시간으로 획득되고, 그러한 특성을 메모리에 저장한다. 대안으로, 동작정보는 일-시간 특성화 동안 DAC(216)로부터 추출되고 안티-DAC 모델에 액세스할 수 있는 비휘발성 메모리에 영구적으로 저장될 수 있다.

양자화기

도 5는 도 2의 시그마-델타 DAC 회로에 사용하기에 적합한 양자화기(214)의예를 도시한다. 도 1의 단순한 트런케이팅 양자화기(114)와 대조적으로, 도 5의 양자화기는 노이즈-셰이핑 재양자화기 또는 "노이즈 셰이퍼"이다.

공지된 바와 같이, 노이즈 셰이퍼는 신호 충실도를 손상시키지 않고 고 레졸루션 디지털 신호를 저 레졸루션 디지털 신호로 변환시키는 데에 사용된다. 노이즈 셰이핑을 통하여, 트런케이션 에러는 저장되고, 후속 샘플에 가산되거나 그로부터 감산된다. 실제 효과는 재양자화된 신호의 노이즈 스펙트럼을 편평 특성 노이즈로부터 관련 주파수에서 상당히 감소된 노이즈 및 고주파수에서 증가된 노이즈로 재분배하는 것이다. 고주파수 노이즈는 일반적으로 필터링될 수 있고, 노이즈 셰이핑 없이 제공될 수 있는 것 보다 훨씬 작은 전체 노이즈를 지닌 신호를 남긴다.

입력을 DAC(216)에 노이즈 셰이핑하는 것은 회로(200)가 안티-DAC 모델(218)로부터의 값에 대한 고 레졸루션으로부터 이점을 얻을 수 있게 한다. 노이즈 셰이퍼(214)는 다수의 샘플에 대해 양자화 에러를 확산시킴으로써 효과적으로 레졸루션을 증가시키기 때문에, 노이즈 셰이퍼는 안티-DAC 모델(218)로부터의 고 레졸루션 비트가 DAC(216)의 출력에 충격을 줄 수 있게 한다. 노이즈 셰이퍼는 따라서 안티-DAC 모델(218)로부터의 고 레졸루션 보정이 단순히 트런케이션되어 없어지지 않도록 보장함으로써 회로(200)의 정확도를 개선시킨다.

노이즈 셰이퍼는 공지되어 있고, 노이즈-셰이퍼의 특정 형태는 본 발명에 중요한 것은 아니다. 그러나 도 5에 도시된 바와 같은 2차 노이즈 셰이퍼는 상당한 복잡도를 부여함이 없이 적절한 성능을 제공한다. 고차 노이즈 셰이퍼는 증대된 성능에 사용될 수 있지만 복잡도도 마찬가지로 증가한다.

노이즈-셰이핑 재양자화가 회로(200)의 성능을 개선시킬 지라도, 그것은 시그마-델타 루프의 대역폭 이외의 주파수를 위한 회로(200)의 성능에 영향을 미치므로, 본 발명에 중요한 것은 아니다.

루프 필터

도 6은 도 2의 시그마-델타 DAC 회로에 사용하기에 적합한 루프 필터(212)의 예를 나타낸다. 루프 필터(212)내에서, 에러 신호(E_s)는 합산기(610)의 입력에 제공된다. 에러 신호(E_s)는 레지스터(612)의 출력으로부터 누적된 신호에 부가된다. 샘플링 클록의 각각의 활성 에지에서, 레지스터(612)는 에러 신호의 현재값 및 레지스터의 이전 내용의 누적된 합을 반영하도록 갱신된다. 시그마-델타 루프의 피드백은 에러 신호를 제로로 구동하는 경향이 있으므로, 레지스터(612)의 출력은 안장한 값으로 제로-인이 되는 경향이 있다. 샘플링 클록의 각각의 에지에서 에러 신호를 누적함으로써, 루프 필터(212)는 시간에 대해 에러 신호를 적분하는, 아날로그 적분기와 유사한 방식으로 동작한다.

이점

상기한 설명으로부터, 본 발명에 따른 시그마-델타 DAC 회로(200)는 도 1의 종래 토폴로지 보다 매우 큰 정확도를 달성할 수 있다. DAC 에러는 효과적으로 보상되기 때문에, 비교적 저렴한 DACs가 광범위한 주파수 범위에 대해 정확한 성능을 제공하기 위해 사용될 수 있다. 단일한 토폴로지는, 다수의 토폴로지가 이미 필요로 되는 경우에, 광범위한 주파수 범위를 커버하는 데에 사용될 수 있다. 본 발명은 ATE 시스템의 비용을 감소시키고 종래 기술 보다 적은 공간을 차지한다.

대안

상기한 설명 및 바람직한 실시예에 더하여, 기타 실시예 및 변형이 가능하다.

예를들어, 루프 필터(212)는 단일 디지털 누산기로서 설명되었다. 복수의 누산기가 에러 신호 발생시 복수의 적분이 행해지도록 하기 위해 종속접속될 수 있다. 안정 및 루프 성능을 증대시키기 위해 기타 조정이 루프 필터(212)에 대해 행해질 수 있다.

상기한 바와 같이, 시그마-델타 DAC 회로(200)는 고정 샘플링 속도로 동작된다. 대안으로, 회로(200)는 상이한 샘플링 속도의 선택이 주어질 수 있고, 상이한 정보는 상이한 샘플링 속도의 각각에서 DAC 동작을 위한 정확한 보정을 제공하기 위해 DAC 모델(222) 및 안티-DAC 모델(218)에 저장될 수 있다. 또다른 대안예로서, DAC(216)는 최적은 아니지만, 상이한 샘플링 속도에서 적절한 성능을 제공하는 동작 정보의 한 셋트를 갖추어, 가변 샘플링 속도로 동작될 수 있다.

시그마-델타 DAC 회로(200)는 DAC 모델(222) 및 안티-DAC 모델(218)을 모두 포함하는 것으로 설명되었지만, 안티-DAC 모델(218)은 시그마-델타 루프의 대역폭 외에 대한 보정을 제공한다. 루프의 대역폭 외에 대한 보정이 필요로 되지 않으면, 안티-DAC 모델(218)은 제거될 수 있고, 노이즈-셰이핑 재양자화기(214)는 단순한 트런케이팅 양자화기로 대체될 수 있다. 안티-DAC 모델(218)의 공헌은 회로(200)를 통한 파이프라인 지연이 감소됨에 따라 영향을 덜 미친다는 것이다.예를들어, 회로(200)에서 파이프라인 지연의 횟수는 제로로 감소된다면, DAC 모델(222)은 산출된 모든 DAC 에러에 대해 보정할 것이다. 안티-DAC 모델(218)은 이와같이 제거되고, 노이즈 셰이퍼는 단순한 양자화기로 대체될 수 있었다.

또한, 도면에 도시되고 상기 설명한 특정 구조는 신호에 의해 수행된 동작과 개념 레벨에 의한 센호 흐름을 나타내려는 것이다. 실제 하드웨어 구현은 디지털 회로를 구현하는 데 있어서 종래의 원리 및 실제에 따른 구조와 상당히 다를 수 있다.

이들 대안 및 변형예 각각은 본 발명자에 의해 의도외었고 본 발명의 범위에 속하는 것으로 의도된다. 따라서 상기 설명은 단지 예일 뿐이고 본 발명은 첨부 된 청구범위의 정신 및 범위에 의해서만 제한된다.

Claims

아날로그 출력 신호를 표현하는 디지털 입력 신호로부터 아날로그 출력 신호를 발생시키기 위한 회로에 있어서,

디지털 입력 신호와 피드백 신호간의 차이에 응답하여 변동하는 필터링된 신호를 전달하는 출력부를 갖는 루프 필터;

루프 필터의 출력부에 연결된 입력부를 갖고 아날로그 출력 신호를 발생시키는 DAC; 및

DAC에 대한 복수의 동작 정보를 저장하고, 복수의 동작 정보에 응답하는 피드백 신호를 발생시키고, 아날로그 출력 신호를 에뮬레이팅하는 DAC 모델을 포함하고, 상기 DAC 모델은 루프 필터의 출력부에 연결된 입력부를 갖는 것을 특징으로 하는 회로.
제1 항에 있어서, 피드백 신호는 DAC의 레졸루션 보다 큰 레졸루션을 갖는 디지털 값을 포함하는 것을 특징으로 하는 회로.
제2 항에 있어서, DAC 모델에 저장된 복수의 동작 정보는 DAC의 선형성 에러를 나타내는 것을 특징으로 하는 회로.
제2 항에 있어서, DAC 모델에 저장된 복수의 동작 정보는 DAC의 순간 에러를설명하는 것을 특징으로 하는 회로.
제2 항에 있어서, DAC 모델에 저장된 복수의 동작 정보는 DAC의 적어도 하나의 이전 상태를 설명하는 것을 특징으로 하는 회로.
제1 항에 있어서,

루프 필터의 출력부와 DAC 및 DAC 모델의 입력부들 사이에 연결된 양자화기를 더 포함하는 것을 특징으로 하는 회로.
제6 항에 있어서, 양자화기는 노이즈-셰이핑 재양자화기인 것을 특징으로 하는 회로.
제7 항에 있어서, 노이즈-셰이핑 재양자화기는 2차 노이즈-셰이핑 재양자화기인 것을 특징으로 하는 회로.
제7 항에 있어서,

디지털 입력 신호를 수신하는 입력부와 DAC의 복수의 에러를 보상하도록 왜곡된 신호를 공급하는 출력부를 갖는 안티-DAC 모델; 및

안티-DAC 모델의 출력과 루프 필터의 출력의 합을 양자화기의 입력부에 공급하는 합산기를 더 포함하는 것을 특징으로 하는 회로.
제9 항에 있어서, 안티-DAC 모델은 DAC의 복수의 에러를 효과적으로 상쇄시키기 위해, 아날로그 출력 신호를 DAC의 복수의 에러에 대해 반대로 되게하는 디지털 값을 저장하는 것을 특징으로 하는 회로.
제1 항에 있어서, 루프 필터는 디지털 입력 신호와 피드백 신호간 차이의 누적된 합에 비례하여 필터링된 신호를 변동시키기 위한 적어도 하나의 디지털 누산기를 포함하는 것을 특징으로 하는 회로.
제1 항에 있어서, DAC의 출력부에 연결된 저역-통과 필터를 더 포함하는 것을 특징으로 하는 회로.
제1 항에 있어서, 디지털 회로와 함께 구현된 것을 특징으로 하는 회로.
제13 항에 있어서, 디지털 회로는 적어도 하나의 FPGA내에서 구현된 것을 특징으로 하는 회로.
아날로그 출력 신호를 표현하는 디지털 입력 신호로부터 아날로그 출력 신호를 발생시키기 위한 방법에 있어서,

디지털 입력 신호와 피드백 신호간의 차이에 응답하여 필터링된 신호를 발생하는 단계;

필터링된 신호를 양자화하는 단계;

양자화된 신호를 아날로그 출력 신호로 변환하는 단계; 및

피드백 신호를 발생시키기 위해 상기 변환 단계를 모델링하는 단계를 포함하고, 상기 모델링하는 단계는 상기 변환 단계에 의해 도입된 에러를 설명하기 위해 피드백 신호를 변동시키는 것을 포함하는 것을 특징으로 하는 방법.
제15 항에 있어서, 양자화된 신호는 디지털 입력 신호의 레졸루션 보다 작은 레졸루션을 갖는 것을 특징으로 하는 방법.
제16 항에 있어서, 피드백 신호는 양자화된 신호의 레졸루션 보다 큰 레졸루션을 갖는 것을 특징으로 하는 방법.
제16 항에 있어서, 양자화하는 단계는 필터링된 신호를 노이즈-셰이핑하는 것을 포함하는 것을 특징으로 하는 방법.
제18 항에 있어서, 디지털 입력 신호의 왜곡 형태 신호를 발생시키는 단계를 더 포함하고,

상기 양자화하는 단계는 디지털 입력 신호의 왜곡 형태 신호와 필터링된 신호의 합에 따라 동작하는 것을 특징으로 하는 방법.
제19 항에 있어서, 왜곡된 디지털 입력 신호를 발생시키는 단계는 변환 단계에서의 에러를 보정하기 위해 변환단계에 관한 동작 정보를 적용하는 것을 포함하는 것을 특징으로 하는 방법.
제15 항에 있어서, 필터링된 신호를 발생하는 단계는 상이한 시점에 취해진 피드백 신호와 디지털 입력 신호간의 차이의 합을 누산하는 것을 더 포함하는 것을 특징으로 하는 방법.
제15 항에 있어서, 상기 모델링하는 단계는 상기 변환 단계를 모델링하기 위해 변환 단계에 관한 저장된 동작 정보를 적용하는 단계를 포함하는 것을 특징으로 하는 방법.
제22 항에 있어서, 상기 동작 정보는 상기 변환 단계의 선형성에 관한 정보를 포함하는 것을 특징으로 하는 방법.
제22 항에 있어서, 상기 동작 정보는 상기 변환 단계의 순간 동작에 관한 정보를 포함하는 것을 특징으로 하는 방법.
제22 항에 있어서, 상기 동작 정보는 상기 변환 단계에 의해 생성된 이전 레벨에 관한 정보를 포함하는 것을 특징으로 하는 방법.
제15 항에 있어서, 아날로그 출력 신호를 저역-통과 필터링하는 단계를 더 포함하는 것을 특징으로 하는 방법.