JPH08204559A

JPH08204559A - アナログ−ディジタル変換器及びアナログ−ディジタル変換器によって生成されたディジタル信号の補償方法

Info

Publication number: JPH08204559A
Application number: JP7251726A
Authority: JP
Inventors: W S Henrion; エスヘンリオンダブリュー
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1994-08-24
Filing date: 1995-08-24
Publication date: 1996-08-09
Also published as: FR2725328A1; FR2725328B1; US5594612A

Abstract

(57)【要約】【課題】アナログ−ディジタル変換を行う際の非直線性
を補償すること。【解決手段】アナログ−ディジタル変換システムの非直
線性を補償するために、少なくとも一つの周波数成分を
有するアナログ校正信号が、極めて直線的になるように
校正されたディジタル発振器、ディジタル−アナログ変
換器（ＤＡＣ）のような信号源２００によって発生され
る。アナログ校正信号は、ＡＤＣ２０１によってディジ
タル信号に変換される。ディジタル信号は、補償された
ディジタル信号を生成するために補償係数に従ってディ
ジタル的に補償される。補償されたディジタル信号は、
歪み成分を分離し、計測するためにディジタル的に処理
され、補償係数は、歪み成分を減少するために歪み成分
に応答して調整される。フィードバックは歪み成分が最
小になるようにし、多項式の係数である補償係数が、ア
ナログ−ディジタル変換器において非直線性を補正す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ−ディジ
タル変換器に関し、特にアナログ−ディジタル変換処
理、および／またはアナログ−ディジタル変換処理の前
に信号条件付けを行う際の非直線性を補正する方法およ
び装置に関する。特に、本発明は、直線性基準を必要と
せずに非直線性を補正する方法に関し、変換器技術の特
定の種類に限定するものではない。

【０００２】

【従来の技術】高分解能のディジタル−アナログ変換
（ＤＡＣ）技術およびアナログ−ディジル変換（ＡＤ
Ｃ）技術は、ディジタルのオーディオおよびディジタル
電気通信応用に用いる基本的なアナログ回路技術の一つ
となっている。少なくとも１６ビットの精度は、スーチ
(Sooch) 他の米国特許第 5,087,914号により開示された
デルタ−シグマ・ディジタル−アナログ変換器のよう
な、ＤＣの校正されたオーバサンプリング変換器を用い
るモノリシック形態において、容易に達成される。この
ようなデルタ−シグマ変換器において、補間フィルタ
は、入力サンプリング速度Ｆ_Sでディジタル入力信号を
受信し、サンプリング速度を増加して、全てのイメージ
および量子化雑音をＦ_S／２およびそれ以上の速度でフ
ィルタに通す。補間フィルタの出力は、ディジタルのデ
ルタ−シグマ変調器により受信され、１ビットデータ・
ストリームに変換される。この１ビットデータ・ストリ
ームは、２つのアナログ・レベルのみを有する１ビット
ＤＡＣを制御する。このＤＡＣからのアナログ信号は、
アナログ・ローパス・フィルタにより受信され、デルタ
−シグマ・ディジタル−アナログ変換器のアナログ出力
が与えられる。アナログ出力が１ビットＤＡＣの２つの
アナログ・レベルにより得られるために、ディジタル−
アナログ変換処理は、単調で高い直線性を示す。

【０００３】デルタ−シグマ・ディジタル−アナログ変
換器およびデルタ−シグマ・アナログ−ディジタル変換
器は、１６ビットの場合よりも高い精度を提供すること
が可能である。しかしながら、高い分解能では、非直線
性は、分解能の最下位ビットに関連して有意なものとな
る。計測の用途において、非直線性は、正確な値からの
誤差すなわち偏位を示す。オーディオないしは信号処理
の用途において、非直線性は、高調波および相互変調歪
みを変換された信号に生じさせる。そのような高調波お
よび相互変調歪みが、変換された信号の所望の成分をマ
スクする可能性がある。ディジタル−アナログ変換およ
びアナログ−ディジタル変換において高い直線性を得る
ための周知の技術は、いくつかの高い直線性の校正基準
を必要とする。ランプ関数発生器は、ディジタル−アナ
ログ変換器を校正する直線性基準として用いられてい
る。マイオ(Maio)等による“１４ビット分解能を有する
トリミングされていないディジタル−アナログ変換器(A
n Untrimmed D/A Converter with 14-Bit Resolution)
”に開示されているように、Ｒ／２Ｒはしご形ＤＡＣ
が、補償データに応答してサブＤＡＣを与えるスイッチ
ドカレントシンク(switched current sinks)の対の組を
有する。補償データは、校正サイクル中にプログラムさ
れたＲＡＭから読み取られる。校正サイクルにおいて、
カウンタ回路は、ＤＡＣにディジタル入力を与え、ＤＡ
Ｃの出力は、スチロール・キャパシタ（styrol capacit
or) を利用するミラー積分器が生成する高い直線性のラ
ンプ関数と比較される。カウンタ回路は、その比較に応
答して、ＲＡＭに校正データをプログラムする。

【０００４】低歪み正弦波発振器は、サブレンジ・アナ
ログ−ディジタル変換器（ＡＤＣ）でＤＡＣを校正する
直線性基準として用いられてきた。エヴァンス(Evans)
による米国特許第4,612,533 号で開示されるように、高
調波歪みを減少するディジタル校正値は、低歪み正弦波
発振器がアナログ−ディジタル変換器に入力される時、
ディジタル化された値に高速フーリエ変換を行うマイク
ロ・プロセッサにより計算される。アナログ−ディジタ
ル変換器は、ディジタル−アナログ変換器を校正する直
線性基準として用いられてきた。1989年５月8-11日にオ
レゴン州ポートランドで開かれた回路およびシステムの
ＩＥＥＥ国際シンポジウムにおいてカタルテペ(Catalte
pe) 等により開示された“ディジタル補正マルチビット
・シグマ−デルタ・データ変換器 (Digitally Correcte
d Multi-Bit ΣΔ Data Converter)”に記載されるよう
に、マルチビット・デルタ−シグマＡＤＣの回路ブロッ
クは、校正の間に再配列され、マルチビット内部サブ変
換器ＤＡＣを校正するのに用いられる単一ビットのデル
タ−シグマＡＤＣを形成する。校正の間に、単一ビット
・デルタ−シグマＡＤＣへの入力信号は、Ｎビットカウ
ンタにより生成されるディジタル・ランプであって、マ
ルチビット内部サブ変換器ＤＡＣの入力部に送られる。
サブ変換器ＤＡＣの出力は、単一ビット・デルタ−シグ
マＡＤＣによりディジタル化される。単一ビット・デル
タ−シグマＡＤＣは、メモリに記憶される非直線性デー
タを与える。

【０００５】

【発明が解決しようとする課題】直線性基準を利用する
上述の方法は、校正されたＤＡＣの精度が直線性基準の
精度により制限されるという問題を生じ、優れた直線性
基準を得るのは比較的困難である。自己校正技術は、逐
次比較ＡＤＣの内部にあるスイッチドコンデンサＤＡＣ
を校正するために工夫されてきた。自己校正技術は、主
コンデンサと並列して順に連結する調整用コンデンサを
有し、各調整用コンデンサが連結されると、結果の並列
容量が基準コンデンサの容量より大きいか小さいかを決
定する。結果の容量が大きすぎる場合には、調整用コン
デンサの連結は外されるが、そうでない場合には、連結
はそのままである。各調整用コンデンサに対する試行が
行われるまで、その処理は繰り返される。最終的な容量
は、その順において最小の容量値である。その順におい
て最大値の次に大きい容量値を調整するために、最終的
な容量が、基準コンデンサに並列に連結され、新しい基
準コンデンサを形成し、全ての容量値が調整されるま
で、この工程は繰り返され、最大値の次に大きい容量値
をその順において調整する。

【０００６】既知の自己校正法は、変換器技術の特別な
種類に限定される。従って、直線性基準を必要とせず、
変換器技術の特定の種類には限定されないディジタル−
アナログ変換器およびアナログ−ディジタル変換器にお
いて、非直線性を補正する方法が必要となる。

【０００７】

【課題を解決するための手段】本発明の基本的特徴によ
れば、歪みを減少するために、アナログ−ディジタル変
換器によって生成されたディジタル信号をディジタル的
に補償する方法が提供される。この方法は、少なくとも
１つの周波数成分を有するアナログ校正信号を発生する
ステップと、前記アナログ校正信号の変換によって前記
ディジタル信号を生成するために、前記アナログ校正信
号を前記アナログ−ディジタル変換器に与えるステップ
と、補正されたディジタル信号を生成するために、少な
くとも１つの補償係数に従って前記ディジタル信号を補
償するステップと、前記周波数成分から、多項式によっ
て生成された前記補償されたディジタル信号の歪み成分
を選択し、且つ選択された歪み成分の測定値を得るため
に、前記補償されたディジタル信号をディジタル的に処
理するステップと、前記歪み成分を減少するための測定
値に応答して前記補償係数を調整するステップを有して
いる。この方法は、歪みを仮想的に除くことが、ディジ
タル技術を繰り返して用いて達成される、と言う利点を
有している。本発明の他の特徴によれば、アナログ−デ
ィジタル変換器を校正する方法が提供される。この方法
は、アナログ−ディジタル変換器を校正する方法であっ
て、前記方法は、第１の周波数成分と第２の周波数成分
を有するアナログ校正信号を生成するステップと、前記
アナログ校正信号を変換してディジタル信号を生成する
ために、校正モードにおいて、アナログ−ディジタル変
換器を作動するステップと、ろ波されたディジタル信号
を生成するために、前記ディジタル信号をディジタル的
にろ波するステップと、前記ろ波されたディジタル信号
において、補償係数を生成するために相互変調成分を検
波するステップであって、前記相互変調成分は、前記第
１の周波数と前記第２の周波数の差である周波数にあ
り、前記相互変調成分は、非直線性によって前記アナロ
グ校正信号から発生されるステップと、アナログ入力信
号が前記アナログ−ディジタル変換器によって、対応す
るディジタル信号に変換される、変換モードで前記アナ
ログディジタル変換器を作動するステップであって、前
記対応するディジタル信号、減少された歪みを有する補
償されたディジタル信号を生成するために、前記補償係
数によってディジタル的に補償される方法である。この
方法は、相互変調成分は、比較的低い周波数であると言
う利点を有している。

【０００８】本発明の他の特徴によれば、アナログ−デ
ィジタル変換器を作動する方法が提供される。この方法
は、二つの周波数成分を有する第１のアナログ校正信号
を発生するステップと、前記第１のアナログ校正信号を
変換して第１のディジタル信号を生成するために、校正
モードにおいて前記アナログ−ディジタル変換器を作動
するステップと、第１の補償係数を生成するために、前
記第１のアナログ校正信号の前記二つの周波数成分から
発生された第１の相互変調成分を、前記第１のディジタ
ル信号において検波するステップと、二つの周波数成分
を有する第２のアナログ校正信号を発生するステップ
と、前記第２のアナログ校正信号を変換して第２のディ
ジタル信号を生成するために、校正モードにおいて前記
アナログ−ディジタル変換器を作動するステップと、第
２の補償係数を生成するために、前記第２のアナログ校
正信号の前記二つの周波数成分から発生された第２の相
互変調成分を、前記第２のディジタル信号において検波
するステップと、アナログ入力信号が、対応するディジ
タル信号を生成するために、前記アナログ−ディジタル
変換器によって変換され、且つ対応するディジタル信号
が、減少した歪みを有するディジタル出力信号を生成す
るために、前記補償係数によってディジタル的に補償さ
れる、変換モードにおける前記アナログ−ディジタル変
換器を作動するステップとを有する方法である。この方
法は、多くの補償係数が、同じ周波数で相互変調成分を
用いて決定される、と言う利点を有する。

【０００９】更に、本発明の他の特徴によれば、減少さ
れた歪みのためのアナログ−ディジタル変換器を校正す
る方法が提供される。この方法は、減少された歪み用の
アナログ−ディジタル変換器を校正するステップと、少
なくとも一つの周波数成分を有するディジタル校正信号
を発生するステップと、前記ディジタル校正信号をアナ
ログ校正信号に変換するためにアナログ−ディジタル変
換器を用いるステップと、前記アナログ校正信号を対応
するディジタル信号に変換するために、前記アナログ校
正信号をアナログ−ディジタル変換器に与えるステップ
と、前記対応するディジタル信号における歪みを減少す
るための補償係数を発生するために、前記対応するディ
ジタル信号をディジタル的に処理するステップと、前記
アナログ−ディジタル変換器が、ディジタル化された信
号を生成するために、アナログ入力信号を変換し、ディ
ジタル化された信号が、補償されたディジタル信号を生
成するために、前記補償係数によって補償される、変換
モードにおける前記アナログ−ディジタル変換器を作動
するステップとを有する。この方法は、ディジタル信号
校正信号は完全なディジタル技術をもちいて発生される
ので、直線性の基準は必要とされない、という利点を有
する。更に、校正されたアナログ−ディジタル変換器
は、ディジタル−アナログ変換器を再校正するために用
いられるので、変換器の直線性は特に重要ではない。

【００１０】更に、本発明の他の特徴によれば、アナロ
グ−ディジタル変換器システムの直線性の校正のため
に、本発明の方法を用いるアナログ−ディジタル変換器
システムが提供される。

【００１１】

【発明の実施の形態】図面を参照すると、図１は、ディ
ジタル−アナログ変換器２０および変換器の非直線性を
ディジタル的に補償する関連構成要素を示す。通常の作
動モードの間、ディジタルマルチプレクサ２１は、ディ
ジタル入力２２を選定し、ディジタル入力をディジタル
補償装置２３に加える。ディジタル補償装置２３は、記
憶装置２４から読み取られる補償係数に従って、ディジ
タル入力２２を変調する。補償されたディジタル入力
は、ディジタル−アナログ変換器２０により変換され、
アナログ出力２５を与える。ディジタル補償装置２３
は、例えば記憶装置２４をディジタル値でアドレスして
対応する補償された値をルックアップするような種々の
方法で行われることが可能である。代替的には、ディジ
タル補償は、ディジタル入力の最上位ビット部によりア
ドレスされたテーブルにおいてルックアップされた値の
間を補間することによって実行される。図２および４を
参照して以下に示されるように、ディジタル補償の好適
な方法は、補償係数記憶装置２４から読み取られた多項
式の係数を用いるディジタル入力の多項式関数の計算で
ある。

【００１２】本発明は、特に、ディジタル−アナログ変
換器２０における非直線性を補正するために補償係数の
値を決定する方法に関する。これらの補償係数は、校正
モードにおいてディジタル−アナログ変換器２０を作動
することにより決定される。校正モードの間、マルチプ
レクサ２１は、ディジタル発振器２６を選定し、発振器
からのディジタル値をディジタル補償２３に与える。マ
ルチプレクサ２１は、例えば校正中にディジタル入力２
２がゼロにされる加算器もしくは加算ステップであって
もよい。必然的に、ディジタル−アナログ変換器２０は
ディジタル発振器２６に応答し、少なくとも一つの周波
数成分を含むアナログ出力２５を生成する。ディジタル
−アナログ変換器２０の非直線性は、ディジタル発振器
２６により生成された成分以外の周波数成分を生じさ
せ、アナログ出力２５に現れる。非直線性は補償係数を
調整することにより取り除かれ、ディジタル発振器２６
により生成された周波数成分だけがアナログ出力２５に
現れる。この目的のために、周波数選択性振幅検波器２
７が、ディジタル発振器２６からの少なくとも一つの周
波数成分の高調波成分に同調され、もしくはディジタル
発振器２６からの一つ以上の周波数成分の相互変調成分
に同調される。検波器２７により検波された歪み成分に
基づいて、補償係数の計算装置２８は、検波器２７によ
り検波された歪み成分を減少させ除去するように、記憶
装置２４の少なくとも一つの補償係数の値を計算する。
この工程は、歪み成分が所定のレベル以下になるまで、
あるいは所定の反復回数分だけ繰り返される。この工程
は、ディジタル発振器２６により生成され、又は検波器
２７により選択された周波数成分を変更することにより
得られる更なる歪み成分に対して繰り返されることがで
きる。

【００１３】図１の非直線性補正法は、ディジタル発振
器２６が本来的に非常に純粋な周波数成分を生成するた
めに、直線性基準を必要としないという利点を有し、周
波数選択性振幅検波器２７が容易に構成され、フィード
バックループにおいて顕著な非直線性を導くものではな
い。そのために、図１に示されるディジタル補償法は、
直線性基準を必要とせずに、いかなる種類のディジタル
−アナログ変換器においても複合的な非直線性を補正す
るのに用いられることができる。図１の非直線性の補償
は、ループゲインの大きさに比較的影響を受けないフィ
ードバックループ（ブロック２０，２３，２４，２７お
よび２８を含む）において補償係数が決定されるという
利点を有する。更に、周波数選択性振幅検波器２７は、
平均値、ＲＭＳ値、エネルギー、または他の特性を指示
することができ、また周波数選択性振幅検波器２７の通
過帯域内を通過する振幅を指示し、あるいはその振幅に
応答する測度も指示することができる。これらの特性な
いしは測度がゼロになる時、フィードバックループは、
歪み成分がゼロになることを保証する。図１の非直線性
補償方法は、アナログ出力２５のＤＣレベルを測定する
必要がないという利点を有し、この方法は１／ｆノイズ
から比較的影響を受けにくい。代わりに、図１の非直線
性補償方法は、非直線性補正が１／ｆノイズによっては
制限されない十分に高い周波数で、歪み成分に応答す
る。

【００１４】ディジタル入力２２からアナログ出力２５
への、指定非直線ディジタル−アナログ伝達関数を得る
ためには、図１に示されるシステムを用いることも可能
である。この場合は、ディジタル−アナログ変換器２０
の非直線性が、まず上述のように補償される。それか
ら、記憶装置２４の補償係数は、一定の量により調整さ
れ、特定の非直線ディジタル−アナログ伝達関数を得
る。例えば、図２を参照して以下に示されるように、補
償係数が多項式を特定すると、所望の非直線性を表す多
項式の項を加えることによって係数が調整される。指定
非直線ディジタル−アナログ伝達関数は、例えば、予め
圧縮された信号のデコンプレッションに用いられること
ができ、また圧縮されたアナログ信号を得るためにディ
ジタル信号の圧縮に用いられることもできる。図２を参
照すると、非直線性を補償する回路を含むディジタル−
アナログ変換器の好適な実施例のブロック線図が示され
ている。この例において、ディジタル−アナログ変換器
は、デルタ−シグマ・ディジタル−アナログ変換器であ
る。そのようなデルタ−シグマ・ディジタル−アナログ
変換器は、補間フィルタ４１を含んでもよく、そのフィ
ルタ４１は、あるサンプリング速度でディジタル入力４
２を受信し、サンプリング速度を、例えば係数１２８の
ような所定の係数だけ増加する。補間フィルタ４１の出
力は、ディジタル信号を１ビット・ディジタル・ストリ
ームに変換するディジタル・デルタ−シグマ変調器４３
に与えられる。１ビット・ディジタル・ストリームは、
ディジタル・ストリームを二つの電圧レベルのうちいず
れか一つを有するアナログ信号に変換する単一ビット・
ディジタル−アナログ変換器（ＤＡＣ）４４に対して提
供される。このアナログ信号は、ローパスフィルタ４５
によりフィルタ処理され、より滑らかに変化する振幅を
有するアナログ信号を生成し、その結果として、ディジ
タル入力４２の最初のサンプリング速度の約半分に過ぎ
ない速度に制限される周波数成分を有するアナログ信号
によって、ディジタル入力４２が表される。デルタ−シ
グマ・ディジタル−アナログ変換器の構成および作動に
関する詳細は、スーチ(Sooch) 等による米国特許第 5,0
87,914号に開示されている。

【００１５】ローパスフィルタ４５の出力は、端子４６
に現れ、ドライバ４７により緩衝されることができ、低
インピーダンス・アナログ出力を提供する。実際は、図
２のダッシュ線である集積回路の境界線４９の左側に示
された他の構成要素とともに、通常の半導体集積回路に
おいては補間フィルタ４１、ディジタル・デルタ−シグ
マ変調器４３、単一ビット・ディジタル−アナログ変換
器４４およびローパスフィルタ４５を製造するのが望ま
しい。しかしながら、ドライバ４７は、所望の大きさの
電力あるいは他の信号条件をアナログ出力４８に与える
ように、集積回路の外部にある。このことにより、半導
体集積回路は、集積回路の顧客が特定の用途に対するド
ライバ４７のような外部信号条件回路を提供する種々の
用途において用いられることが可能となる。高い電力が
必要でなければ、ドライバ４７は省略され、端子４６が
アナログ出力を提供することとなる。単一ビットＤＡＣ
４４、ローパスフィルタ４５およびドライバ４７の組合
せにおける非直線性を補償するために、ディジタル入力
４２からのディジタル入力信号は、多項式発生器５２に
より予めひずめられ、多項式発生器５２は、補間された
ディジタル信号ｘと、多項式の係数の記憶装置５３から
の一組の多項式の係数ａ_iによる多項式Σ( ａ_iｘⁱ）
を生成するものである。

【００１６】一組の多項式の係数を決定し、アナログ出
力４８がディジタル入力４２の直線関数となるために、
図２の回路は二つのトーン・ディジタル発振器５４およ
びディジタル・マルチプレクサ５５を有し、そのいずれ
かが、通常の作動モード中にディジタル入力４２を選定
し、または校正モード中に二つのトーン・ディジタル発
振器５４の出力を選定し、または校正モード中にゼロの
値を選定するかして、多項式発生器５２に選定された信
号ｘを提供するものである。（当然のことながら、ゼロ
の値は多くの代替的で且つ均等な方法により選定される
ことが可能であり、例えば校正モードにおいて常にマル
チプレクサを作動して、二つのトーン発振器５４の出力
を選定し、またゼロを発振器にロードすることによって
発振器の出力をゼロにする方法がある。）図２に示され
る構成に対して、ディジタル入力４２および二つのトー
ン・ディジタル発振器５４は、マルチプレクサ５５の各
々の入力に対して同一の速度で、ディジタルサンプルを
供給する。このことにより、二つのトーン・ディジタル
発振器５４が比較的遅い速度で作動することが可能とな
る。補間フィルタ（図示せず）がディジタル入力４２と
マルチプレクサ５５の間に更に挿入されたならば、二つ
のトーン発振器５４は、ディジタル入力４２のサンプリ
ング速度よりも高いサンプリング速度で作動されること
が可能である。高い速度での二つのトーン発振器５４の
動作が、発振器信号のノイズを減少することとなる。例
えば、補間フィルタ（図示せず）を加えると、ディジタ
ル入力のサンプリング速度は、2,000サンプル／秒から1
6,000サンプル／秒に増加し、この例において二つのト
ーン・ディジタル発振器５４は16,000サンプル／秒で作
動し、補間フィルタ４１のサンプリング速度は、16,000
サンプル／秒から128,000 サンプル／秒に増加すること
ができる。

【００１７】定数である多項式の係数ａ₀を決定するた
めに、マルチプレクサ５５はゼロ値を選定し、そのゼロ
値を多項式発生器５２に供給する。以下に示されるよう
に、定数である係数ａ₀は、多項式発生器５２がゼロの
入力値ｘを有する時、アナログ出力が実質的にゼロの値
を有するように生成される。この方法において、二次係
数ａ₂、三次係数ａ₃および他の高次の多項式の係数を
決定する前に、ｄｃオフセットが、（入力値ｘからアナ
ログ出力４８への）ディジタル−アナログ変換工程から
取り除かれる。二次係数ａ₂、三次係数ａ₃および他の
高次の多項式の係数を決定するために、二つのトーン・
ディジタル発振器が、一対の周波数を含む校正信号を生
成する。この校正信号は、マルチプレクサ５５により選
定され、多項式発生器５２、補間フィルタ４１、ディジ
タル・デルタ−シグマ変調器４３、単一ビットＤＡＣ４
４、ローパスフィルタ４５およびドライバ４７を通過す
る。Ｚ（ｘ）が、多項式発生器５２の入力ｘからアナロ
グ出力４８への信号経路の伝達関数を表す。この伝達関
数Ｚ（ｘ）の非直線性が、発振器５４からの校正信号の
二つの周波数の間の高調波および相互変調成分を生成
し、これらの高調波および相互変調成分は、アナログ出
力４８に現れる。

【００１８】伝達関数Ｚ（ｘ）は、入力ｘのべき級数と
して表される。Ｚ（ｘ）＝α₀＋α₁ｘ＋α₂ｘ²＋α₃ｘ³＋・・・二次の項α₂ｘ²は、第二高調波と二つの正弦曲線cos
(ω₁t) とcos(ω₂t) の相互変調の積を生成する。すな
わち、 α₂(cos(ω₁t) ＋cos(ω₂t))² ＝α₂cos²(ω₁t) ＋α₂cos²(ω₂t) ＋２α₂cos(ω₁t) cos(ω₂t) ＝α₂ ＋ 1/2α₂cos(2ω₁t) ＋ 1/2α₂cos(2ω₂t) ＋α₂cos((ω₁-ω₂)t)＋ α₂cos((ω₁+ω₂)t) 二次の項は４つの新しい周波数を作りだし、それは二つ
の高調波 2ω₁ と 2ω ₂ であって、また二つの相互変調
成分ω₁-ω₂ とω₁+ω₂ である。同様の方法において、
三次の項は六つの新しい周波数を作りだし、それは二つ
の高調波 3ω₁と 3ω₂ と四つの相互変調成分 2ω₁-ω
₂，ω₁- 2ω₂， 2ω₁+ω₂とω₁+ 2ω ₂を含む。基本
周波数の整数倍の新しい周波数は高調波と呼ばれ、他の
新しい周波数は相互変調成分と呼ばれる。高調波および
相互変調成分は、まとめて歪み成分と呼ばれる。

【００１９】図２の回路において、ゲイン係数α₁が１
であると仮定した場合に、もしα₂およびα₃が１と比
較して小さいならば、ａ₂＝−α₂またａ₃＝−α₃の
値は、非直線性を効果的にキャンセルする。好適には、
振幅検波器５６とディジタル・バンドパス・フィルタ６
６がフィードバック・ループにおいて用いられ、非直線
性を最良にキャンセルできるａ₂およびａ₃の値を見つ
ける。フィードバックループは、全体として指示される
連続時間ローパスフィルタ５７、スイッチング変調器５
８、アナログ−ディジタル変換器５９および多項式係数
発生器６０を含む。好適には、振幅検波器５６およびバ
ンドパス・フィルタ６６は、二つのトーン・ディジタル
発振器５４により生成された二つの基本周波数よりも低
い周波数で、相互変調成分を検波する。好適には、バン
ドパス・フィルタ６６は一定の通過帯域を有しており、
検波されるべき相互変調成分は、非直線性係数α₂およ
びα ₃を効果的にキャンセルする多項式の係数ａ₂およ
びａ₃を生成する工程にわたって、比較的一定の周波数
ｆ_dを有する。一定の周波数ｆ_dは、ディジタル・バン
ドパス・フィルタ６６の通過帯域にはいる。多項式の係
数ａ₂を生成する時、相互変調検波器が、二つのトーン
発振器５４により生成された二つの周波数ｆ₁およびｆ
₂の差（ｆ_d＝ｆ₁−ｆ₂）を検波する。多項式の係数
ａ₃を生成する時、二つのトーン・ディジタル発振器５
４の二つの周波数の少なくとも一つ（好適には一つだ
け）が変更され、この遅い方の時間で、二つのトーン・
ディジタル発振器５４の二つの周波数のうちの一つと、
二つのトーン・ディジタル発振器５４の二つの周波数の
他方を二倍したものとの差は、およそ周波数ｆ_dとな
る。例えば、多項式の係数ａ₃を生成する時、二つのト
ーン・ディジタル発振器は、ｆ _d＝ｆ₁−２ｆ₃、すな
わちｆ₂＝２ｆ₃となるのような周波数ｆ₁及びｆ₃を
生成する。

【００２０】好適には、ローパス・フィルタ５７は、二
つのトーン・ディジタル発振器５４からの二つのトー
ン、および検波されるべき成分以外の歪み成分を十分に
減衰させ、その結果として、（アナログ出力４８から振
幅検波器５６までであって、ローパス・フィルタ５７、
スイッチング変調器５８、アナログ−ディジタル変換器
５９およびディジタル・バンドパス・フィルタ６６を含
む）フィードバック経路における非直線性により、（多
項式発生器５２の入力からアナログ出力４８までであっ
て、補間フィルタ４１、多項式発生器５２、ディジタル
・デルタ−シグマ変調器４３、単一ビットＤＡＣ４４、
ローパス・フィルタ４５およびドライバ４７を含む）フ
ォワード経路において生成される歪み成分と比較して無
視してよい歪み成分のみが生成される。図２に示される
ように、連続時間ローパス・フィルタ５７は、直列レジ
スタ６１、６２および分路コンデンサ６３、６４を含
む。ローパス・フィルタ５７は二つのレジスタ−コンデ
ンサ部を有して示されているが、フィルタ５７は、それ
以上ないしはそれ以下のレジスタ−コンデンサ部を有す
ることができる。必要とされるレジスタ−コンデンサ部
の数は、検波されるべき相互変調成分と相互変調成分を
生成する発振器の低い周波数との周波数の差に依存し、
また電力線のノイズの所望の量の消去、アナログ−ディ
ジタル変換器５９のダイナミック・レンジおよびアナロ
グ−ディジタル変換器５９の直線性に依存する。レジス
タ６１は、低い電圧係数を有し、例えば、それは高い直
線性を示す金属膜レジスタである。コンデンサ６３は、
比較的低い電圧係数を有し、例えば、それは、ポリプロ
ポレン膜、ポリスチレン膜、ポリエステル膜、ないしは
雲母により構成される。しかしながら、二つのトーン・
ディジタル発振器からのアナログ出力４８でのトーン
が、コンデンサ６３に達する時にローパス・フィルタに
部分的に通されるために、コンデンサ６３の直線性は特
に重要なものではない。望ましくない信号がレジスタ６
２およびコンデンサ６４に達する前に、レジスタ６１お
よびコンデンサ６３のフィルタが望ましくない信号を減
衰するために、レジスタ６２の直線性ないしはコンデン
サ６４の直線性のいずれもが重要とはならない。

【００２１】好適には、ローパス・フィルタ５７のカッ
トオフ周波数は、振幅検波器５６およびバンドパス・フ
ィルタ６６により検波された相互変調成分の周波数ｆ_d
にほぼ等しい。例えば、周波数ｆ_dが４Ｈｚであると、
ローパス・フィルタ５７のカットオフ周波数は僅かに４
Ｈｚより大きくなり、例えばおよそ６Ｈｚとなる。スイ
ッチング変調器５８は、ディジタル入力４２がゼロの時
にアナログ出力４８が接地基準となるような方法で、ゼ
ロ次の多項式の係数ａ₀を決定するために用いられる。
このｄｃオフセット校正は、アナログ−ディジタル変換
器５９のいかなるｄｃオフセットにも独立して行われ、
図１１（Ａ）および（Ｂ）を参照して以下に示されるよ
うに、スイッチング変調器５８は、変調された信号をア
ナログ−ディジタル変換器５９の入力を与えるアナログ
変調器である。アナログ−ディジタル変換器５９が比較
的低いｄｃオフセットを有する場合に用いられることが
可能な代替の構成において、スイッチング変調器回路
は、スイッチング変調器５８およびアナログ−ディジタ
ル変換器５９の位置を交換することにより平易化され、
アナログ−ディジタル変換器の入力は、端子６５に直接
に連結され、スイッチング変調器は、アナログ−ディジ
タル変換器の出力を変調し、ディジタル・バンドパス・
フィルタ６６の入力に変調された信号を供給する。この
代替的な構成において、変調する信号すなわちチョッピ
ング信号ｆ_Cに応答してアナログ−ディジタル変換器５
９のディジタル出力を選択的に補充することにより、デ
ィジタル的な変調が行われることができるため、スイッ
チング変調器は平易化される。例えば、アナログ−ディ
ジタル変換器５９の出力は、加算器／減算器により受信
され、加算器／減算器はチョッピング信号ｆ_Cにより制
御され、アナログ−ディジタル変換器５９のディジタル
出力を加算するか、もしくは減算する。この加算器／減
算器は、図５のディジタル・バンドパス・フィルタの入
力で加算器の代わりに用いられ、それについては以下に
説明する。

【００２２】アナログ−ディジタル変換器５９が比較的
低いｄｃオフセットを有する場合に使用可能な第二の代
替的な構成において、スイッチング変調器５８が取り除
かれ、ディジタル変調器が使用されない。代わりに、バ
ンドパス・フィルタ６６の係数は、ゼロ次の係数ａ₀を
決定する間に変更され、結果としてバンドパス・フィル
タがローパスフィルタとなり、また振幅検波器５６が、
アナログ出力４８でｄｃオフセットをキャンセルし、ま
たは減少するように、選択されまたは余儀無くされた極
性を有する。この第二の代替的な構成は、以下に説明す
るように、図１２Ａのシステムのディジタル出力２１７
でのｄｃオフセットをキャンセルするのと同様の方法で
作動する。好適には、アナログ−ディジタル変換器５９
は、デルタ−シグマ変換器であって、１ビット・データ
・ストリームを生成するデルタ−シグマ変調器と、マル
チビット・ディジタル出力を生成する１ビット・データ
・ストリームに応答するディジタル・バンドパス・フィ
ルタを有する。適切なデルタ−シグマ・アナログ−ディ
ジタル変換器の構成に関する詳細は、アーリー(Early)
等による米国特許第4,943,807号、フェルグソン(Fergus
on)等による“18b 20kHz 二つのシグマ−デルタ・アナ
ログ−ディジタル変換器(An 18b 20kHz Dual ΣΔ AD
Converter)”IEEEの国際固体回路会議の1991年会報の68
-69, 292頁、キース(Kerth) 等による“120dB 直線スイ
ッチドコンデンサ・デルタ−シグマ変調器(A 120dB Lin
ear Switched-Capacitor Δ−Σ Modulator”IEEEの国
際固体回路会議の1994年会報の196-197 頁に開示されて
おり、本願では引用文献として引いている。

【００２３】検波されるべき相互変調成分の周波数と振
幅、ｄｃ成分および残留する高周波成分が比較的小さい
ために、アナログ−ディジタル変換器５９が、比較的低
い速度および比較的低いダイナミックレンジを有するこ
とができる。これは、非直線係数α₂およびα₃の振幅
が比較的小さく、二つのトーン発振器からのトーンと他
の高い周波数がローパス・フィルタ５７により除かれる
という事実によるものである。基本周波数がこの点にお
いて小さいために、アナログ−ディジタル変換器５９の
直線性は重要なものとはならない。多項式の各係数が相
互変調成分を最小とするように調整することにより生成
される時、相互変調成分がほぼゼロとなるため、検波さ
れるべき相互変調成分のいかなる歪みも重要なものとは
ならない。作動中、図２の回路は最初に、マルチプレク
サ５５がまずゼロ値を多項式発生器に出力する校正モー
ドに設定される。ディジタル入力４２がゼロである時に
アナログ出力４８がゼロとなるようにゼロ次の係数ａ₀
を生成するために、スイッチング変調器５８は、信号ｆ
_Cによりアナログ出力４８のＤＣ成分をチョップでき
る。例えば、スイッチング変調器は、ディジタル・バン
ドパス・フィルタ６６の中心周波数に等しい４Ｈｚでチ
ョップする。ＤＣ成分をチョッピングすることにより生
成される４Ｈｚの成分は、ディジタル・バンドパス・フ
ィルタ６６を通過し、振幅検波器５６により検波され
る。多項式の係数発生器６０は係数ａ₀を調整し、その
結果として、４Ｈｚの成分が取り除かれる。調整工程中
およびそれ以降で、多項式発生器５２は係数ａ₀を入力
ｘに加え、ディジタル・デルタ−シグマ変調器４３によ
り変換される多項式を形成する。これにより、オフセッ
トのキャンセルが終了される。スイッチング変調器５８
は、変調しないで信号を通すように、ターンオフされ、
例えば、チョッピング信号ｆ_Cが４Ｈｚの２進信号か
ら、スイッチング変調器をディスエーブルする一定のロ
ジック・レベルに変更される。

【００２４】二次の係数ａ₂を生成するために、ディジ
タル発振器５４は、例えば５００Ｈｚと４９６Ｈｚの周
波数に設定され、各々が最大振幅の半分以下の振幅を有
する。これらの二つの周波数は、ローパス・フィルタ４
５のカットオフ周波数、例えば約１０００ｋＨｚの約半
分である。マルチプレクサ５５は、二つのトーン・ディ
ジタル発振器の出力を選定し、出力を多項式発生器５２
の入力ｘに通過させる。ａ₂の初期値をゼロに等しくす
るために、フォワード経路（補間フィルタ４１、ディジ
タル・デルタ−シグマ変調器４３、単一ビットＤＡＣ４
４、ローパス・フィルタ４５およびドライバ４７）の二
次の非直線性は、４Ｈｚの相互変調成分を生成し、端子
６５上に現れる。アナログ−ディジタル変換器５９は、
端子６５上の信号を受信し、ディジタル・バンドパス・
フィルタ６６および振幅検波器５６に与えられる一連の
ディジタル値に変換する。振幅検波器はディジタル・バ
ンドパス・フィルタ６６を通過する４Ｈｚの相互変調成
分を検波し、多項式の係数発生器６０は、検波された４
Ｈｚの成分を取り除くように、二次の多項式の係数ａ₂
を調整する。この時間の間、およびこれ以降に、多項式
発生器５２は、入力信号ｘの平方を係数ａ₂に乗じて、
その積を入力ｘに加え、ディジタル・デルタ−シグマ変
調器４３により変換される多項式を生成する。この工程
は、所定の繰り返し回数または検波された４Ｈｚの信号
の振幅が所定のレベルより小さくなるまで繰り返され、
二次の多項式の係数ａ₂を、符号および振幅が最良であ
る可能な値に調整する。

【００２５】三次の係数ａ₃を生成するために、ディジ
タル発振器５４が、５００Ｈｚおよび２４８Ｈｚの周波
数に設定され、各々の振幅が、最大振幅の半分より僅か
に小さくなる。ａ₃の初期値をゼロに等しくするため
に、（補間フィルタ４１、ディジタル・デルタ−シグマ
変調器４３、単一ビットＤＡＣ４４、ローパス・フィル
タ４５およびドライバ４７の組合せである）フォワード
経路の三次の非直線性が、４Ｈｚの相互変調成分を端子
６５に生じさせる。アナログ−ディジタル変換器５９
は、端子６５上の信号を受信し、一連のディジタル値に
変換して、ディジタル・バンドパス・フィルタ６６に供
給する。振幅検波器は、ディジタル・バンドパス・フィ
ルタ６６を通過する４Ｈｚの相互変調成分を検波し、多
項式の係数発生器６０は、検波された４Ｈｚの成分を取
り除くように、三次の多項式の係数ａ ₃を調整する。こ
の時間の間およびそれ以降に、多項式発生器５２は、係
数ａ₃に入力信号ｘの３乗を乗じて、その積を入力ｘに
加え、ディジタル・デルタ−シグマ変調器４３により変
換される多項式を生成する。この工程は、所定の繰り返
し回数または検波された４Ｈｚの信号の振幅が所定のレ
ベルより小さくなるまで繰り返され、三次の多項式の係
数ａ₃を、符号および振幅が最良である可能な値に調整
する。

【００２６】この手順は、四次ないしは高次の非直線性
を補正するために、ディジタル発振器５４の周波数を適
切に選定することによって続けられるが、そのような高
次の非直線性の補正は、図２のシステムにおいて通常は
必要ではなく、それは高次の歪み成分は、低次の成分と
同様に、上述の校正手順の後にはノイズフロアより低く
なるからである。最終的に、マルチプレクサ５５はスイ
ッチされ、補間フィルタ４１の出力を選定する。このこ
とにより、ＤＡＣ校正手順は終了される。図３は、二つ
のトーン・ディジタル発振器５４の概略線図である。こ
の線図は、ディジタル・フィルタ表記により示される。
従来において知られるように、この表記はディジタル回
路の仕様書であって、ディジタル回路は、図３に示され
るように配置された専用のハードウェア内か、もしくは
図３に示される動作を行うようにプログラムされたディ
ジタル信号プロセッサ内のいずれかに与えられ、それ
は、特定のレジスタないしはアドレス可能なメモリロケ
ーションにおいて、ディジタル値の一連の加算、減算、
乗算、シフト、ロード、記憶、入力、出力または他の命
令を実行することによって与えられる。

【００２７】発振器５４は、帰納的な二次のディジタル
・フィルタ部の標準“連結形態”に基づくものである。
例えば、1989年英国ハートフォードシャイヤ、プレンテ
ィス・ホール・インターナショナル(Prentice Hall Int
ernational (UK) Ltd., Hartfordshire)のファン・デン
・エンデン(Van Den Enden) による離散的時間信号処理
(Discrete-time Signal Processing) のページ109 の図
4.46およびページ273の図10.10 を参照されたい。二つ
のトーンを生成するために、発振器５４のフィードバッ
ク・ループの遅延ユニットは二重にされ、二重トーンの
各々の計算が、交互のサンプル時間で行われる。周波数
選定の際の高分解能を得るために、計算は３６ビット精
度で行われる。図３の“／３６”は、フィードバックル
ープのバスが３６ビットを保持することを示す。フィー
ドバック・ループは、第１アキュムレータ７１と第２ア
キュムレータ７２を有する。第１アキュムレータは、加
算器７３、第１レジスタ７４および第２レジスタ７５を
有する。同様の方法において、第２アキュムレータ７２
は、加算器７６、第１レジスタ７７および第２レジスタ
７８を有する。二つのアキュムレータは、第１乗算器７
９と第２乗算器８０により相互結合される。交互のサン
プル時間で、第１および第２乗算器７９と８０は、係数
＋ｂ₄と−ｂ₁の各々、または＋ｃ₄と−ｃ₁の各々を
乗算する。定数ｂ₁とｂ₄の値は、第１のトーンの発信
周波数を決定し、定数ｃ₁とｃ₄の値は、第２トーンの
周波数を決定する。特に、周波数ω₀、振幅、および第
１のトーンの初期位相θは、以下のように与えられる。

【００２８】

【数１】

【００２９】ここでＴは交互のサンプルの計算速度であ
って、図３のレジスタのサンプリング速度の半分であ
る。上述の式で、定数ｂの各々の代わりに定数ｃを用い
ると、変更された式が第２のトーンの周波数ω₀、振幅
および初期位相θを与える。1993年６月19日にカナダの
モントリオールのマクギル(McGill)大学でエー．ケー．
ル(A.K. Lu) 等による“ディジタル−アナログ変換技術
のオーバサンプリングを用いた高質アナログ発振器(A H
igh-Quality Analog Oscillator Using Oversampling D
/A Conversion Techniques) ”において上記の式の誘導
が示され、またIEEEトランス．回路およびシステム−−
II: アナログとディジタル信号処理(IEEE Trans. on Ci
rcuits and Systems -- II: Analog and Digital Signa
l Processing) の1994年７月の第41巻第７号に示されて
いる。発振器５４の出力は、加算器８１およびレジスタ
８２により与えられ、それらは、発振器により生成され
る交互の周波数サンプルを加算する。その合計は、２４
ビットに切り捨てられ、図３の“／２４”に示される。
好適には、発振器の二つの周波数が選定されて、乗算器
７９と８０の少なくとも一つが、シフト命令により実施
可能となる。この場合、乗算器は、二つのうち一つのパ
ワーを掛ける。好適には、定数ｂ₁とｂ₄はお互いに近
似しており、例えば大きい方が小さい方の２倍よりも小
さい関係を有しており、同じく定数ｃ₁とｃ₄もお互い
に近似しており、例えば大きい方が小さい方の２倍より
も小さい関係を有している。

【００３０】図４を参照すると、多項式発生器５２の概
略線図が示されている。入力信号ｘは、第１乗算器９１
で２乗され、第２乗算器９２で３乗される。第３乗算器
９３は二次の項ａ₂ｘ²を計算し、第４乗算器９４は、
三次の項ａ₃ｘ³を計算する。加算器９５は、二次の
項、三次の項、ゼロ次の項ａ₀および入力信号ｘを合計
し、多項式Σａ_iｘⁱを計算する。この例において、直
線係数ａ₁は１に等しく、三次より高い項は、図４に示
される発生器の多項式には含まれない。図４の多項式発
生器は、追加的な項を含むように変更されることがで
き、それは追加的な項の各々に対して二つの追加的な乗
算器を与えることによりなされ、追加する乗算器の一つ
が、次に高次のｘを計算し、他方の乗算器が、次に高次
なｘに次に高次の係数を掛け、その積を加算器９６に与
える。図４のワード長は、十分に長いものであって、図
２の多項式発生器に続くフォワード経路の構成要素（す
なわち、ディジタル・デルタ−シグマ変調器４３、単一
ビットＤＡＣ４４、ローパス・フィルタ４５およびドラ
イバ４７）で予想される歪み量を補償する。図５を参照
すると、ディジタル・バンドパス・フィルタ６６のブロ
ック線図が示される。ディジタル・バンドパス・フィル
タは八次の無限インパルス応答（ＩＩＲ）フィルタであ
って、４つの縦に繋がれた二次フィルタ部９７，９８，
９９，１００を有する。フィルタ部の各々は、二つのア
キュムレータ・レジスタからのフィード・バック経路と
フィード・フォワード経路を有する。好適には、ディジ
タル・フィルタ定数ｍ₁からｍ₂₀は、16,000Ｈｚのサン
プリング速度で3.5 から9.5 Ｈｚの帯域幅を有するバッ
タワース応答に対して選定される。この場合、ディジタ
ル・フィルタ定数は以下の値を有する。

【００３１】ｍ₁ ＝ 9.983825570628316E-01 ｍ₂ ＝ − 1.996765114125663E+00 ｍ₃ ＝ 9.983825570628316E-01 ｍ₄ ＝ 1.999769161853665E+00 ｍ₅ ＝ − 9.997707013646913E-01 ｍ₆ ＝ 2.227017359215435E-14 ｍ₇ ＝ − 4.454034718430869E-14 ｍ₈ ＝ 2.227017359215435E-14 ｍ₉ ＝ 1.999353885220964E+00 ｍ₁₀ ＝ − 9.993558843322849E-01 ｍ₁₁ ＝ 1.000000000000000E+00 ｍ₁₂ ＝ 2.000000000000000E+00 ｍ₁₃ ＝ 1.000000000000000E+00 ｍ₁₄ ＝ 1.999214696632831E+00 ｍ₁₅ ＝ − 9.992176455454043E-01 ｍ₁₆ ＝ 1.000000000000000E+00 ｍ₁₇ ＝ 2.000000000000000E+00 ｍ₁₈ ＝ 1.000000000000000E+00 ｍ₁₉ ＝ 1.999634483601468E+00 ｍ₂₀ ＝ − 9.996383143702203E-01 以上に列挙された値は、図２から７の特定の例で必要と
される代表的な値よりも、優れた精度を与えるものであ
る。図５のバンドパス・フィルタの計算およびレジスタ
の精度は、例えば２４ないしは３２ビットである。

【００３２】図６を参照すると、図２の振幅検波器５６
の概略線図が示される。振幅検波器５６は、用いられる
特定の数表現による構造を有する絶対値ユニット１０１
を含む。例えば、負の数が“符号プラス振幅”のフォー
マットで表される場合、絶対値ユニットは、単に符号ビ
ットを捨て、振幅を通過させる。負の数が“１の補数”
または“２の補数”表現で表される場合、絶対値ユニッ
トは、符号ビットにより制御される補数ユニットを含む
ことができ、数を選択的に補充し、補数ユニットによる
振幅は絶対値を提供する。そのような補数ユニットは、
加算または減算を行う演算ロジック・ユニットの“フロ
ント・エンド”に典型的には含まれる。例えば、図６の
回路に対して、そのような演算ロジック・ユニットによ
り加算１０３が行われることができるが、この場合に、
絶対値ユニット１０１と加算器１０３は、符号ビットを
ディジタル・バンドパス・フィルタから受信する加算／
減算制御入力を有する演算ロジック・ユニットにより作
動される。言い換えると、図６において、ディジタル・
バンドパス・フィルタが正の数を回路に与える時、この
数はレジスタ１０４の結果に加えられ、レジスタ１０４
に戻されてロードされるべき次の値を計算し、ディジタ
ル・バンドパス・フィルタが負の数を回路に与える時、
この負の値はレジスタ１０４の結果から減算され、レジ
スタ１０４に戻されてロードされるべき次の値を計算す
る。負の数の減算は、負の数の振幅を加算するのと同一
の結果を与え、いずれの場合にも、加算器の出力は、レ
ジスタ１０４の値とディジタル・バンドパス・フィルタ
の出力の絶対値の総計となる。

【００３３】加算器１０３とレジスタ１０４は、アキュ
ムレータを有し、ディジタル・バンドパス・フィルタ１
０１からのサンプルの振幅を累積するか、または平均す
る。ＲＭＳ検波器すなわちエネルギー検波器のような、
別のタイプの絶対値検波器が用いられてもよいが、それ
らは、より複雑なものであって、本出願で保証されるも
のではない。半サイクルの整数倍にわたる累積は、検波
された振幅値が、検波される相互変調成分の位相に対す
る累積工程の相対的な位相に、依存しないようにする。
レジスタ１０４は、例えば累積周期の最初にまずリセッ
トされる。アキュムレータ１０２の加算器１０３からの
合計は、乗算器１０６において所定の評価係数により評
価され、バス１０５により図７に示される多項式係数発
生器６０に伝わる。図６のアキュムレータ・レジスタ１
０４は２５ビットを有し、乗算器による評価の後に、最
上位１４ビットがバス１０５に伝えられる。評価係数
は、収束を最高にするように選択され、その値は、調整
される多項式の係数に対して、図２のフィードバック・
ループの周囲のゲインに依存して選定される。特に、多
項式の係数のための評価係数は、一回の繰り返しの後に
予歪みがフィードフォワード・ループの歪みを正確にキ
ャンセルする最適な値よりも僅かに小さく選択される。
収束に必要とされる繰り返し回数は、評価係数が最適な
値にどれだけ近く設定されるかどうかによる。

【００３４】図７は、図５の振幅検波器５６と共に用い
られるべき多項式の係数発生器６０の線図を示す。図７
に示されるように、バス１０５上の絶対値検波器の１４
ビット出力は、加算器／減算器ユニット１４１で受け取
られ、そのユニットは、多項式の係数記憶レジスタ１３
６，１３７および１３８の選定された一つにおいて検波
された絶対値を多項式の係数に加算し、ないしは減算
し、その結果を選定されたレジスタに戻してロードす
る。レジスタ１３６，１３７および１３８の選定された
一つの出力は、送出される選定信号a0s_0,a2s_0,a3s₀の
各々一つにより選定され、三つの３状態ゲート１４２，
１４３，１４４の各々一つをイネーブルし、多項式の係
数を選定されたレジスタから、加算器／減算器１４１へ
の入力の一つを与えるバス１４５に多重送信する。レジ
スタ・ロード信号a0s_0,a2s_0,a3s₀の各々が送出される
時、加算器／減算器１４１の出力は、選定されたレジス
タのうちの一つに戻されてロードされる。図７の回路
は、絶対値検波器からの新しい振幅が、記憶された多項
式係数に加算されるべきか、あるいは減算されるべきか
を決定するが、それは直前の繰り返しの間に加算ないし
は減算のいずれが行われたかに依存し、また多項式係数
の直前の変更により以前の振幅と比較して振幅が増加し
たか減少したかをチェックすることに依存する。１ビッ
ト・レジスタ１３２は、最後の繰り返しの間に加算ない
しは減算のいずれが行われたかを記録する。排他的ＯＲ
ゲート１３３は１ビット・レジスタの出力を受信し、加
算／減算制御信号を加算器／減算器ユニット１４１に与
える。比較器１３４は、バス１０５からの絶対値を、前
の繰り返しにおいてレジスタ１３５に一時的に記憶され
る絶対値と比較する。

【００３５】バス１０５の絶対値が減少している場合、
比較器１３４はローを出力し、加算／減算制御信号は、
排他的ＯＲゲートによってスイッチされない。しかしな
がら、バス１０５の絶対値が増加している場合、比較器
１３４は論理１を出力し、排他的ＯＲゲートは、加算／
減算制御信号の論理レベルをスイッチする。この方法に
おいて、多項式の係数は、検波された相互変調成分をお
よそゼロに減少するように、調整される。一定回数の繰
り返しを終了した後、すなわちバス１０５の絶対値が一
定の制限値より下であることをチェックした後に、調整
工程が終了する。多項式の係数の最終的な値は、多項式
の係数の記憶装置５３における３つのレジスタ１３６，
１３７および１３８の一つに記憶される。図１３に関連
して以下に示すように、調整工程終了時におけるバス１
０５の絶対値の残留値は、例えば、校正エラーを報告す
るという診断の目的のために、記憶されることができ
る。図８は、図７の非同期振幅検波器５６と図８の多項
式発生器６０の動作の結果により、多項式の係数ａが最
終値ａ_fに収束するのを示す。相互変調の積は、およそ
４Ｈｚの周波数である。繰り返しは、一回の繰り返し当
たりおよそ２秒で行われる。この例における評価係数
は、最適な値の８０％に設定され、より良好な収束工程
を示す。（実際には、評価係数は最適値の９０％より大
きく設定される。）最初、加算器／減算器１４１への制
御信号は、収束を促進する状態にはなく、多項式の係数
ａ_xが所望の最終値ａ_fから遠ざかるように調整させら
れた。５回の繰り返しにおいて、歪みが５０ｄＢよりも
良好となる（すなわち、調整された値と多項式の係数の
最終値との差は、最終値よりも小さい５０ｄＢとな
る。）加算器／減算器への制御信号が、最初に収束を促
進する状態にあったとすれば、５回の繰り返しの後に
は、５６ｄＢの歪みの減少が生じたであろう。歪みを更
に減少するために、より最適なゲインが選定されるか、
ないしはより多くの繰り返しが行われる。フィードバッ
ク・ループにおける過渡状態は、二つのトーン発振器５
４の二つのトーンを位相を異にして発生することにより
最小化させられ、（すなわち、一のトーンはゼロの初期
位相θを有し、他方のトーンはπラジアンの初期位相θ
を有しており、）相互変調成分が最初に最小値を有する
こととなる。

【００３６】図９は、同期振幅検波器５６’、関連する
多項式係数発生器６０’および多項式係数記憶装置５
３’の線図を示しており、それらは、図６の非同期振幅
検波器５６、図７の関連する多項式係数発生器６０と多
項式係数記憶装置５３の代わりに用いられる。図６及び
図７の構成要素と図９における近似する構成要素は、相
似しているがダッシュを付けられた参照符号で表され
る。同期振幅検波器５６’は、検波されるべき相互変調
成分の位相の知識を必要とする。この知識は、加算器／
減算器ユニット１０３’への“加算／減算”制御信号に
より示される。“加算／減算”制御信号が相互変調成分
に同期される限りは、相互変調成分の適切な符号および
振幅がレジスタ１９４’において累積され、ディジタル
・バンドパス・フィルタからの信号におけるノイズは、
相互変調成分の位相とは相関関係がなく、それによって
検波の信号対ノイズ比を改善する。アキュムレータ・レ
ジスタ１０４’は最初にリセットされ、ディジタル・バ
ンドパス・フィルタからディジタル・サンプルのサンプ
リング速度でクロックに応答してロードされる。検波さ
れる相互変調成分の周波数が４Ｈｚで半サイクルの整数
倍にわたる累積の後に、累積された結果ａ_jは、多項式
の係数の選定された一つに対する評価係数により、乗算
器１０６’において評価される。多項式の係数は、送出
される選定信号a0s₀，a2s₀，a3s₀の一つにより、レジス
タ１３６’、１３７’、１３８’から選定され、三つの
３状態ゲート１４２’、１４３’、１４４’の一つをイ
ネーブルし、各々のレジスタから入力の一つを加算器１
４１’に与えるバス１４５’に多項式の係数を多重送信
する。選定された多項式の係数は、乗算器１０６’によ
り評価された結果を選定された多項式の係数に加算する
加算器１４１’により調整される。調整された多項式の
係数は、レジスタのストローブ信号 a0s_i a2s_i a3s_i
の一つに応答して、記憶レジスタ１３６’、１３７’、
１３８’の各々一つにおいて戻って記憶される。

【００３７】加算／減算制御信号を４Ｈｚの相互変調成
分に同期させるために、図９の回路が、二つのトーン・
ディジタル発振器（図４の５４）の作動時でイネーブル
される多数のディジタル遅延を含む。各多項式の係数を
生成する工程が開始する時、二つのトーン・ディジタル
発振器はリセットされ、相互変調成分が所定の初期位相
を有する。フィードバック・ループ回りの遅延が、比較
的一定であり、また相互変調成分の一周期のほんの一部
分よりも小さい偏差を有する限り、加算／減算信号が、
発振器のリセットおよびイネーブルに適切に同期させら
れるディジタル・ディバイダにより生成されることがで
きる。図９に示されるように、例えば、通常のクロック
に同期し、ディジタル発振器（図２の５４）作動時のリ
セット・パルスによりリセットされる同期論理によっ
て、ディジタル遅延が生成される。この場合の通常のク
ロックは、４Ｈｚの倍数であり、その結果として、４Ｈ
ｚのチョッピング信号ｆ_cが、第１ディジタル・カウン
タ１７１およびゲート１７２により生成可能で、加算器
／減算器１０３’への加算／減算制御信号が第２ディジ
タル・カウンタ１７３により生成可能となる。

【００３８】図９に示されるように、カウンタ１７１お
よび１７３はプリセット可能なカウンタであって、ディ
ジタル発振器（図２の５４）の作動時に選定された初期
値によりプリセットされる。第２カウンタ１７３は、デ
ィジタル発振器（図２の５４）の作動に関して、同期す
る検波器の位相を決定する。特に、加算／減算信号は、
図１０のタイミング線図に示されるように、４Ｈｚの相
互変調成分に同期させられる。第１カウンタ１７１は、
ディジタル発振器（図２の５４）の作動に関して、チョ
ッピング信号ｆ_cの位相を決定する初期値によりロード
される。チョッピング信号ｆ_cの位相は、スイッチング
変調器（図２の５８）から変調された信号の位相を決定
する。チョッピング信号ｆ_cがイネーブルされる時、ス
イッチング変調器（図２の５８）からの変調された信号
は、図１０のタイミング線図に示されるように、相互変
調成分の同調と同様の方法で、加算／減算信号に同期さ
れなければならない。図９および１０に示されるよう
に、遅延カウンタ１７４は、フィルタ遅延および整定時
間のための遅延時間を決定し、累積カウンタ１７５は、
累積時間を決定する。Ｊ−Ｋフリップフロップ１７６の
状態は、繰り返しの最初で遅延カウンタ１７４でカウン
トすることが可能であるか、また繰り返しの直前で累積
カウンタ１７５でカウントすることが可能である。４つ
のＡＮＤゲート１７７，１７８，１７９，１８０の一組
により、カウンタ１７４および１７５がクロック周波数
よりも低い速度でカウントでき、例えば４つのＡＮＤゲ
ート１７７，１７８，１７９，１８０が、プリセット可
能なカウンタ１７３からの実行信号Ｃ_OUTによりイネー
ブルされ、カウンタ１７４および１７５は、Ｊ−Ｋフリ
ップフロップ１７６により代わりにイネーブルされる
時、４Ｈｚの速度でカウントする。例えば図１０のタイ
ミング線図で示されるように、累積カウンタ１７５は、
４Ｈｚの速度で二つのサイクルにわたって累積するため
に、２までカウントし、遅延カウンタ１７４は、より大
きな値までカウントし、（マルチプレクサ５５，多項式
発生器５２，ディジタル・デルタ−シグマ変調器４３，
単一ビットＤＡＣ４４，ローパス・フィルタ４５，ドラ
イバ４７，ローパス・フィルタ５７，スイッチング変調
器５８，アナログ−ディジタル変換器５９およびディジ
タル・バンドパス・フィルタ６６を通る経路に沿った）
フィルタ遅延と（相互変調成分を比較的一定の振幅に整
定するのに十分な）整定時間の和に等しい遅延を与え
る。

【００３９】ＡＮＤゲート１７９は遅延カウンタ１７４
の実行を制御し、リセット信号をアキュムレータ・レジ
スタ１０４’に与え、ＡＮＤゲート１８０は累積カウン
タ１７５の実行を制御し、マスター・ストローブ信号 a
js_iを与える。ＡＮＤゲート１８１，１８２，１８３の
各々は、マスター・ストローブ信号を各多項式の係数選
定信号a0s₀，a2s₀，a3s₀で制御し、ストローブ信号 a0s
_i a2s_i a3s_iの各々を生成する。そのため、各繰り返
しの間に、アキュムレータ・レジスタ１０４’は、リセ
ットされ、累積周期の間に値を累積し、累積周期の終了
時には、選定された多項式の係数が、累積された値によ
り調整される。例えば図１０に示されるように、第１の
繰り返し中の累積周期の終了時の累積レジスタ１０４’
の値ａ_jはａ_j1であって、第２の繰り返し中の累積周期
の終了時の累積レジスタ１０４’の値ａ_jはａ_j2であ
る。レジスタ１０４’が整定時間の直前にリセットさ
れ、結果としてレジスタ１０４’内の値ａ_jが累積周期
の最初では常にゼロであるため、フィルタ遅延および整
定時間の間の累積レジスタ１０４’の値ａ_jは適切なも
のではない。図１１（Ａ）は、スイッチング変調器５８
の線図を示す。この場合、アナログ−ディジタル変換器
５９は単一端の入力１５１を有する。スイッチング変調
器は、端子６５と入力１５１の間に連結されるＮＭＯＳ
トランジスタ１５２およびＰＭＯＳトランジスタ１５
２’と、グランドへの分路を入力１５１に与えるＮＭＯ
Ｓトランジスタ１５３およびＰＭＯＳトランジスタ１５
３’を有する。トランジスタ１５２および１５３’のゲ
ートは、チョッピング信号ｆ_cを受け取り、トランジス
タ１５２’および１５３のゲートは、チョッピング信号
を受け取る変換器１５４の出力に連結される。

【００４０】図１１（Ｂ）は、相補的な入力１６２およ
び１６３を有するアナログ−ディジタル変換器１６１を
用いる、代替的なスイッチング変調器１６０の線図であ
る。スイッチング変調器１６０は、端子６５’と正の入
力１６２の間に連結されるＮＭＯＳトランジスタ１６４
およびＰＭＯＳトランジスタ１６４’と、正の入力１６
２とグランドの間に連結されるＮＭＯＳトランジスタ１
６５とＰＭＯＳトランジスタ１６５’を有する。トラン
ジスタ１６４および１６５’のゲートは、チョッピング
信号ｆ_cを受け取るように連結され、トランジスタ１６
４’および１６５のゲートは、チョッピング信号に応答
する変換器１６６の出力に連結される。スイッチング変
調器１６０は、更に、端子６５’および負の入力１６３
の間に連結されるＮＭＯＳトランジスタ１６７およびＰ
ＭＯＳトランジスタ１６７’と、負の入力１６３および
グランドの間に連結されるＮＭＯＳトランジスタ１６８
およびＰＭＯＳトランジスタ１６８’を有する。トラン
ジスタ１６７と１６８’のゲートは、変換器１６６の出
力に連結され、トランジスタ１６７’と１６８のゲート
は、チョッピング信号ｆ_cを受け取るように連結され
る。そのため、アナログ−ディジタル変換器１６１の正
および負の入力１６２、１６３の両方は、端子６５’と
グランドの間でチョッピング周波数ｆ_cで周期的にスイ
ッチされる。

【００４１】図１２は、アナログ−ディジタル変換シス
テムを校正する二つのトーン・ディジタル発振器と校正
されたディジタル−アナログ変換器２００を含むアナロ
グ−ディジタル変換システムの線図を示す。二つのトー
ン・ディジタル発振器およびディジタル−アナログ変換
器２００は、図２に示された構成要素、すなわち、アナ
ログ−ディジタル変換システムを校正する前にディジタ
ル−アナログ変換器を超直線性を示すように校正するの
に用いられる上述の構成要素に相似した構成要素を含
む。アナログ−ディジタル変換システムは、アナログ入
力マルチプレクサ２０３、（用途により必要とされた
り、されなかったりする）信号条件回路２０８、アナロ
グ−ディジタル変換器２０１、および多項式発生器２１
０を含むフォワード信号経路を有する。好適には、アナ
ログ−ディジタル変換器２０１は、デルタ−シグマ変換
器であって、デルタ−シグマ変換器は、高速で１ビット
・データ・ストリームを生成するデルタ−シグマ変調
器、および高速で１ビット・データ・ストリームに応答
して、低速で多ビット・ディジタル出力を生成するディ
ジタル・フィルタを有する。図１２のアナログ−ディジ
タル変換システムを校正するために、ボックス２００の
構成要素は、非常に精確な一対の正弦波信号を有するア
ナログ信号を生成する。ボックス２００のディジタル−
アナログ変換器が、上述のとおり校正され、非直線性を
補正するために、このことは可能となる。

【００４２】動作の通常のモードの間、アナログ入力マ
ルチプレクサ２０３は、主制御論理２０４により作動さ
れ、端子２０５のアナログ入力信号を選定する。主制御
論理は、例えばプログラムされたマイクロプロセッサで
ある。図１２に示されるように、アナログ入力信号は、
信号源２０６により与えられる。代表的な信号源は、ジ
オホン、ハイドロホン、マイクロホン、歪み計、あるい
は圧力トランスジューサのようなトランスジューサであ
ってもよい。マルチプレクサ２０３により選定された信
号は、信号条件回路２０８が連結される端子２０７に与
えられる。信号条件回路２０８は、例えば、増幅器、フ
ィルタ、あるいはトランスジューサであってよい。信号
条件回路２０８と二つのトーン発振器２００以外の図１
２に示される構成要素は、好適には、一つのモノリシッ
ク半導体集積回路チップに構成される。信号条件回路２
０８は、端子２０９に連結される出力を有する。端子２
０９は、アナログ−ディジタル変換器２０１の入力に連
結される。アナログ−ディジタル変換器２０１の出力ｙ
は、多項式発生器２１０に与えられ、多項式発生器２１
０は、多項式係数記憶装置２１１から多項式の係数a'_i
をも受け取る。多項式発生器２１０は、アナログ−ディ
ジタル変換器２０１の補正されたディジタル出力２１７
である多項式Σa'_iｙⁱを生成する。

【００４３】多項式の係数a'_iは、図２のシステムで生
成された多項式の係数ａ_iと同様の方法で生成される。
言い換えると、多項式の係数a'_iは、高調ないしは相互
変調成分を検波し、それらの高調ないしは相互変調成分
を最小化するように多項式の係数を調整することによっ
て生成され、信号条件回路２０８とアナログ−ディジタ
ル変換器２０１の組合せにおける非直線性を補正する。
多項式発生器２１０のディジタル出力は、ディジタル・
ローパス・フィルタ２１２を通され、図２のアナログ−
ディジタル変換器５９からのディジタル信号に類似した
ディジタル信号を得る。ディジタル・ローパス・フィル
タ２１２は、例えば、およそ４Ｈｚのカットオフ周波数
を有する。ディジタル・ローパス・フィルタは、ディジ
タル出力２１７でのディジタル・サンプルを大幅に減少
(decimate)する。例えば、ディジタル出力でのサンプリ
ング速度が４，０４８Ｈｚである場合には、ディジタル
・ローパス・フィルタが６４Ｈｚの速度まで大幅に減少
させる。ディジタル・ローパス・フィルタ２１２の出力
は、ディジタル・バンドパス・フィルタ２１３と振幅検
波器２１４に与えられ、４Ｈｚの相互変調成分を検波す
る。ディジタル・ローパス・フィルタ２１２の出力は、
バイパス・マルチプレクサ２１５にも与えられる。ディ
ジタル・バンドパス・フィルタ２１３および振幅検波器
２１４は、図２の振幅検波器５６およびディジタル・バ
ンドパス・フィルタ６６に近似するか、ないしは同一の
ものである。振幅検波器２１４の出力は、バイパス・マ
ルチプレクサ２１５により受け取られる。マルチプレク
サ２１５の出力は、多項式係数発生器２１６により受け
取られ、多項式係数発生器２１６は、多項式係数記憶装
置２１１に記憶される多項式の係数を生成する。多項式
係数発生器２１６は、図２の多項式係数発生器６０に近
似するか、ないしは同一のものである。

【００４４】動作中、ＡＤＣ校正モードの間に、主制御
２０４は、まずマルチプレクサ２０３を作動し、グラン
ドすなわちゼロ電圧レベルを選定し、そのゼロ電圧レベ
ルを端子２０７に適用して、多項式の係数ａ'₀を生成す
る。代替的には、アナログ入力マルチプレクサ２０３
が、二つのトーン・ディジタル発振器の出力を選定で
き、また主制御がゼロ値をディジタル発振器にロードで
きるので、ディジタル発振器は、ゼロ電圧レベルをアナ
ログ入力マルチプレクサに出力し、それは端子２０７に
現れる。主制御２０４は、バイパス・マルチプレクサ２
１５を制御し、ディジタル・ローパス・フィルタ２１２
の出力を選定することによって、ディジタル・バンドパ
ス・フィルタ２１３と振幅検波器２１４にバイパスを設
ける。多項式係数発生器２１６は、振幅検波器２１４か
らの値に応答して多項式の係数ａ'₀を調整し、その調整
された値を多項式発生器に与える。構成要素２１０、２
１１、２１２、２１５および２１６を有するフィードバ
ック・ループによると、多項式の係数ａ'₀が、多項式発
生器２１０のディジタル出力２１７がゼロになるような
最終値に収束する。多項式の係数ａ'₀が生成されると、
その最終値は、多項式係数記憶装置２１１に記憶され
る。

【００４５】二次の多項式の係数ａ'₂を生成するため
に、主制御論理２０４は、ディジタル発振器を、５００
Ｈｚおよび４９６Ｈｚの周波数に設定し、各々の周波数
は、最大振幅の半分より僅かに小さい振幅を有する。
ａ'₂の初期値をゼロに等しくするために、信号条件回路
２０８とアナログ−ディジタル変換器２０１の組合せに
おける二次の非直線性により、４Ｈｚの相互変調成分が
ディジタル出力２１７に現される。ディジタル・ローパ
ス・フィルタ２１２は、４Ｈｚの相互変調成分を通過さ
せるが、５００Ｈｚおよび４９６Ｈｚのトーン、他の高
調波すなわち相互変調成分は通過させない。４Ｈｚの相
互変調成分は、ディジタル・バンドパス・フィルタ２１
３に選定され、振幅検波器２１４により検波される。主
制御論理２０４は、バイパス・マルチプレクサ２１５を
制御し、振幅検波器２１４の出力を選定させ、この出力
を多項式係数発生器２１６に伝送させる。多項式係数発
生器２１６は、検波された４Ｈｚの成分を取り除くよう
に、二次の多項式の係数ａ'₂を調整する。この時間の
間、またそれ以降に、多項式発生器２１０は、係数ａ'₂
に入力信号ｙの二乗を乗じ、その積を入力ｙに加え、デ
ィジタル出力２１７を与える多項式信号を形成する。

【００４６】三次の係数ａ'₃を生成するために、主制御
２０４が、ディジタル発振器２００を５００Ｈｚおよび
２４８Ｈｚの周波数に設定し、その各々の振幅は最大振
幅の半分より僅かに小さい値をとる。ａ'₃の初期値をゼ
ロに等しくするために、信号条件回路２０８とアナログ
−ディジタル変換器２０１の組合せにおける三次の非直
線性により、４Ｈｚの相互変調成分がディジタル出力２
１７に現される。４Ｈｚの相互変調成分は、ディジタル
・ローパス・フィルタ２１２を通過し、ディジタル・バ
ンドパス・フィルタ２１３により選定され、振幅検波器
２１４で検波される。振幅検波器２１４の出力は、マル
チプレクサ２１５により選定され、多項式係数発生器２
１６に伝送される。多項式係数発生器２１６は、検波さ
れた４Ｈｚの成分を取り除くように、三次の多項式係数
ａ'₃を調整する。この時間の間、またそれ以降に、多項
式発生器２１０は、係数ａ'₃に入力信号ｙの三乗を乗
じ、その積を入力ｙに加え、ディジタル出力２１７を形
成する。ディジタル発振器２００の周波数の適切に選定
することにより、四次および高次の非直線性を補正する
ために、この手順は続けられることが可能であるが、そ
のような高次の非直線性の補正は、代表的には図１２Ａ
のシステムにおいて必ずしも必要ではない。

【００４７】最後に、主制御２０４は、アナログ入力マ
ルチプレクサ２０３を制御し、アナログ入力２０５を選
定する。これにより、アナログ−ディジタル変換システ
ムを校正する手順が終了される。二つのトーン・ディジ
タル発振器およびディジタル−アナログ変換器は、この
手順を続行することにより、複数のアナログ−ディジタ
ル変換器を同時に校正することが可能である。同時に校
正するためには、構成要素２０３、２０１、２１０、２
１１、２１２、２１３、２１４、２１５および２１６
が、各アナログ−ディジタル変換器に対して二重にされ
る。この場合、ゼロ次の係数は、複数のアナログ−ディ
ジタル変換器に対して同時に計算され、それから二次の
係数も同時に計算され、さらに三次の係数も同時に計算
される。校正されたアナログ−ディジタル変換器のその
ようなアレイは、地震探査のジオホン信号を変換するの
に有用である。図１２のアナログ−ディジタル変換シス
テムによる校正を行い、非直線性を補償した後、記憶装
置２１１の多項式の係数が調整され、所望の非直線性の
応答を得ることができる。所望の非直線性の応答は、ア
ナログ入力信号の圧縮ないしは圧縮の解除の所望の程度
に対して選定されることができる。所望の非直線性応答
は、信号源の歪みをキャンセルするのに用いられる。例
えば、ジオホン、ハイドロホン、マイクロホン、歪み
計、および圧力トランスジューサ等のトランスジューサ
の非直線性は、多項式で表現されることができ、この非
直線性は、記憶装置２１１の各々の係数からこの多項式
の係数を減算し、且つ記憶装置２１１に調整された係数
を記憶することによって、補正されることができる。

【００４８】図１３は、アナログ−ディジタル変換シス
テムを校正するための、二つのトーン・ディジタル発振
器および校正されたディジタル−アナログ変換器２０
０’を含む代替的なアナログ−ディジタル変換システム
の線図である。このシステムは図１２のシステムに近似
しており、近似した構成要素は、ダッシュを付けられた
同様の参照符号で示される。図１２のディジタル・ロー
パス・フィルタ２１２が、図１３のディジタル変調器２
１８に置き換えられたことは明らかであり、図１３のシ
ステムは、図１２のマルチプレクサ２１５に近似するマ
ルチプレクサを有しない。図１３のシステムの動作は、
以下の場合を除き図１２のシステムの動作に近似してお
り、その場合とは、図１２のマルチプレクサ２１５が図
１２の振幅検波器２１４の出力を選定するとき、図１３
の対応する動作においては、主制御論理２０４’がディ
ジタル変調器２１８をディスエーブルすることと、図１
２のマルチプレクサ２１５がディジタル・ローパス・フ
ィルタ２１２の出力を選定するとき、図１３の対応する
動作においては、主制御論理２０４’がディジタル変調
器をイネーブルすることである。図１２および図１３の
システムにおける相違は、主に図１３のシステムにおけ
るアナログ−ディジタル変換の校正に関する。

【００４９】図１３のアナログ−ディジタル変換システ
ムを校正するために、ボックス２００’の構成要素は、
一対の非常に精確な正弦波信号を含むアナログ信号２０
２’を生成する。ボックス２００’のディジタル−アナ
ログ変換器が、上述のように校正され、非直線性を補正
するために、このことが可能となる。通常の動作モード
の間、アナログ入力マルチプレクサ２０３’は、主制御
論理２０４’により作動され、端子２０５’のアナログ
入力信号を選定する。図１３に示されるように、アナロ
グ入力信号は、信号源２０６’により与えられる。マル
チプレクサ２０３により選定された信号は、信号条件回
路２０８’が連結される端子２０７’に与えられる。信
号条件回路２０８’の出力は、端子２０９’に連結され
る。端子２０９’はアナログ−ディジタル変換器２０
１’の入力に連結される。アナログ−ディジタル変換器
２０１’の出力ｙは、多項式係数記憶装置２１１’から
多項式の係数a'_iを受け取る多項式発生器２１０’に与
えられる。多項式発生器２１０’は、アナログ−ディジ
タル変換器２０１’の補正されたディジタル出力２１
７’である多項式Σa'_iｙⁱを生成する。係数a'₀を計
算する時、多項式発生器２１０’のディジタル出力は、
ディジタル変調器２１８により変調され、図２のアナロ
グ−ディジタル変換器５９からのディジタル信号に類似
したディジタル信号を得る。ディジタル変調器２１８の
出力は、ディジタル・バンドパス・フィルタ２１３’お
よび振幅検波器２１４’に与えられ、変調されたｄｃ成
分を検波して係数a'₀を計算するか、あるいは４Ｈｚの
相互変調成分を検波して係数a'₂およびa'₃（システム
において必要である場合には、さらに高次の係数）を計
算する。ディジタル・バンドパス・フィルタ２１３’お
よび振幅検波器２１４’は、図２の振幅検波器５６およ
びディジタル・バンドパス・フィルタ６６に近似したも
のであり、もしくは同一のものである。振幅検波器２１
４’の出力は、多項式係数記憶装置２１１’に記憶され
る多項式の係数を生成する多項式係数発生器２１６’に
より受け取られる。多項式係数発生器２１６’は、図２
の多項式係数発生器６０と近似したものであり、もしく
は同一のものである。

【００５０】動作中、ＡＤＣ校正モードにおいて、主制
御２０４’は、まずマルチプレクサ２０３’を作動し
て、グランドすなわちゼロ電圧レベルを選定し、そのゼ
ロ電圧レベルを端子２０７’に適用して、多項式の係数
a'₀を生成する。代わりに、アナログ入力マルチプレク
サ２０３’が、二つのトーン・ディジタル発振器の出力
を選定でき、主制御が、ゼロ値をディジタル発振器にロ
ードすることができるため、ディジタル発振器が、ゼロ
電圧レベルをアナログ入力マルチプレクサに出力し、そ
の出力は端子２０７’に現れる。主制御２０４’は、デ
ィジタル変調器２１８を制御して、バンドパス・フィル
タ２１３’の中心周波数で、ゼロ入力電圧ディジタル信
号を変調する。多項式係数発生器２１６’は、振幅検波
器２１４’からの値に応答して多項式の係数a'₀を調整
し、その調整された値を多項式発生器に提供する。構成
要素２１０’、２１１’、２１２’、２１３’、２１
４’および２１６’を含むフィードバック・ループによ
り、多項式の係数a'₀は、多項式発生器２１０’のディ
ジタル出力２１７’がゼロであるような最終値に収束す
る。そのために多項式の係数a'₀が生成が終了し、その
最終値は多項式の係数記憶装置２１１’で記憶される。

【００５１】二次の多項式の係数a'₂を生成するため
に、主制御論理２０４’がディジタル発振器を５００Ｈ
ｚおよび４９６Ｈｚの周波数に設定し、その周波数の各
々に、最大振幅の半分よりも僅かに小さい振幅をもたせ
る。a'₂の初期値をゼロに等しくするために、信号条件
回路２０８’とアナログ−ディジタル変換器２０１’の
組合せにおける二次の非直線性が、４Ｈｚの相互変調成
分をディジタル出力２１７’に生じさせる。主制御論理
２０４’は、ディジタル変調器２１８を制御し、変調し
ない全ての信号をディジタル出力２１７’からディジタ
ル・バンドパス・フィルタに通過させる。ディジタル・
ローパス・フィルタ２１２’は、４Ｈｚの相互変調成分
を通過させ、５００Ｈｚ、４９６Ｈｚのトーン、他の高
調波すなわち相互変調成分を通過させない。４Ｈｚの相
互変調成分は、ディジタル・バンドパス・フィルタ２１
３’により選定され、振幅検波器２１４’により検波さ
れる。振幅検波器２１４’の出力は、多項式係数発生器
２１６’で受け取られる。多項式係数発生器２１６’
は、検波された４Ｈｚの成分を取り除くように、二次の
多項式の係数a'₂を調整する。この時間の間、およびそ
れ以降に、多項式発生器２１０’が、係数a'₂に入力信
号ｙの二乗を乗じ、その積を入力ｙに加え、ディジタル
出力２１７’を与える多項式信号を生成する。

【００５２】三次の係数a'₃を生成するために、主制御
２０４’が、ディジタル発振器２００’を５００Ｈｚお
よび２４８Ｈｚの周波数に設定し、その各々に最大振幅
の半分より僅かに小さい振幅をもたせる。a'₃の初期値
をゼロに等しくするために、信号条件回路２０８’とア
ナログ−ディジタル変換器２０１’の組合せにおける三
次の非直線性が、４Ｈｚの相互変調成分をディジタル出
力２１７’に生じさせる。４Ｈｚの相互変調成分は、デ
ィジタル・ローパス・フィルタ２１２’を通過し、ディ
ジタル・バンドパス・フィルタ２１３’により選定さ
れ、振幅検波器２１４’により検波される。振幅検波器
２１４’の出力は、マルチプレクサ２１５’により選定
され、多項式係数発生器２１６’を通過させられる。多
項式係数発生器２１６’は、検波された４Ｈｚの成分を
取り除くように、三次の多項式の係数a'₃を調整する。
この時間の間やそれ以降に、多項式発生器２１０’が、
係数a'₃に入力信号ｙの三乗を乗じ、その積を入力ｙに
加え、ディジタル出力２１７’を生成する。この手順
は、ディジタル発振器２００の周波数を適当に選定する
ことにより、四次または高次の非直線性を補正するため
に続けられることができるが、そのような高次の非直線
性の補正は、典型的には図１２Ｂのシステムにおいては
必要ではない。

【００５３】最後に、主制御２０４’はアナログ入力マ
ルチプレクサ２０３’を制御し、アナログ入力２０５’
を選定する。これにより、図１３のアナログ−ディジタ
ル変換システムを校正する手順が終了する。二つのトー
ン・ディジタル発振器とディジタル−アナログ変換器
が、図１３に基づいて説明してきた手順を続けることに
より、同時に複数のアナログ−ディジタル変換器を校正
することも可能である。さらに、図１３のアナログ−デ
ィジタル変換システムの非直線性を補償するように校正
した後に、図１２に基づいて上述したように、記憶装置
２１１における多項式の係数は、所望の非直線応答を得
るために調整されることが可能である。図１４は、図１
２または図１３の主制御２０４または２０４’で用いら
れる、ディジタル−アナログ変換器２００または２０
０’およびアナログ−ディジタル変換器２０１または２
０１’を校正するルーチンのフローチャートを示す。最
初のステップ２８１において、主制御が、ディジタル−
アナログ変換器およびアナログ−ディジタル変換器のた
めに、多項式の係数ａ_iおよびa'_iの初期値の各々をセ
ーブする。これらのセーブされた値は、以下のように直
線性チェックのために図１５で用いられる。それからス
テップ２８２において、主制御が、図２に関して説明さ
れたディジタル−アナログ変換を校正するための手順を
実行する。次に、ステップ２８３において、各係数
ａ₀、ａ₂、ａ₃の調整の最後に振幅検波器５６により
検波された振幅の残留値ＲＥＳ_iが、各々の閾値ＴＨ_i
と比較される。係数の残留値が各々の閾値を越えると、
ステップ２８４においてＤＡＣ校正エラーが、操作者な
いしは変換システムが接続されるコンピュータに報告さ
れる。点線のステップ２８４からの経路で示されるよう
に、エラーを生じる成分がステップ２８０で修正または
置き換えられるまで実行は中断し、ステップ２８１から
校正ルーチンはリスタートされる。ステップ２８３にお
いて、係数の各々の残留値が各々の閾値を越えない場合
には、ステップ２８５に直接ブランチする。

【００５４】ステップ２８５において、主制御は、図１
２または１３に関して上述されたアナログ−ディジタル
変換を校正する手順を実行する。次に、ステップ２８６
において、各係数a'₀、a'₂、a'₃の調整の最後に振幅
検波器（図１２における２１４、図１３における２１
４’）により検波された振幅の残留値ＲＥＳ' _iが、各
々の閾値ＴＨ_iと比較される。係数の残留値が各閾値を
越える場合には、ステップ２８７においてＡＤＣ校正エ
ラーが操作者またはシステムが接続されるコンピュータ
に報告され、校正ルーチンが終了する。図１５は、図１
２または図１３のシステムにおけるＤＡＣおよびＡＤＣ
変換工程の直線性をチェックし、直線性における顕著な
変化を報告するフローチャートを示す。最初のステップ
２９１の直線変化Δ_iおよびΔ’_iは、直前の校正が最
初の多項式の係数Ａ_i，Ａ’_iと新しい多項式の係数ａ
_i，ａ’_iの各々の差として計算されるために定められ
る。ステップ２９２において、ＤＡＣの多項式の係数ａ
_iと変化Δ_iが、各々の“ドリフト”限界の絶対値と比
較される。変換器の最後の校正のために、“ドリフト”
限界値は時間に依存することができる。ステップ２９２
において、例えば多項式の係数が限界の絶対値と直接比
較され、変化Δ_iの振幅がドリフト限界値と比較され
る。限界値を越える場合、ステップ２９３において、Ｄ
ＡＣ直線性の問題が、操作者または変換器が接続される
コンピュータに報告される。排他的な非直線性すなわち
非直線性における変化は、校正される回路の異常な条件
および問題に特に影響をうける。例えば、図２のシステ
ムに対して、ドライバ４７のオーバロードは、著しい二
次、三次、および高次の非直線性を生成する。例えば、
ドライバ４７は、オーバロードの状態の間に、ドライバ
の出力電流を急峻に制限する。ステップ２９３の後に、
校正ルーチンが終了する。

【００５５】ステップ２９２において、ＤＡＣの多項式
の係数ａ_iおよび変化Δ_iが限界値の範囲内であること
を主制御が認めると、ステップ２９４において、ＡＤＣ
の多項式の係数a'_iと変化Δ’_iが一定の限界値の範囲
内にあるかどうかを主制御がチェックする。一定の範囲
内になければ、ステップ２９５において、ＡＤＣの直線
性の問題が、操作者または変換システムに接続されるコ
ンピュータに報告される。ステップ２９５の後に、校正
ルーチンが終了される。ステップ２９４で、ＡＤＣの多
項式の係数a'_iと変化Δ’_iが一定の限界値の範囲内に
あることが認められた場合には、ステップ２９６におい
て、例えば工場での最終試験の際か、変換器システムの
取付けの際に、主制御がフラグをチェックして、校正が
最初の校正かどうかを判断する。もし最初の校正であれ
ば、ステップ２９７において、限界の絶対値は、最初の
校正中に決定された新しい係数にほぼ等しくリセットさ
れる。例えば、最初の校正中に、ステップ２９２と２９
３が、多項式の係数を比較し、装置間の許容誤差に基づ
いて限界値を設計する。最初の校正の後に、システムは
周期的に再校正され、直線性における変化を補正し、シ
ステムの問題を判断する。変換器が、その期待される寿
命に対して、より厳しい限界の絶対値を満たすべきであ
るというもっともな期待のもとでは、次の試験は、最初
の校正中に測定される実際のデバイス・パラメータに基
づいて、より厳しい限界の絶対値を用いることが可能で
ある。ステップ２９７の後に、校正ルーチンは終了され
る。校正が最初の校正でない場合には、校正ルーチンが
ステップ２９６で終了される。

【００５６】図１６は、図１２または図１３で示される
図２のアナログ−ディジタル変換器５９の非直線性をデ
ィジタル的に補正する技術を用いるために、図２のブロ
ック線図を変更したブロック線図を示す。図１６の構成
要素は、図２の構成要素と近似しており、ダッシュをつ
けた近似する参照符号で示される。図１５に示されるよ
うに、三つの入力マルチプレクサ２２０が、端子６５’
とスイッチング変調器５８’の間に取りつけられる。図
２に関連して説明されたディジタル−アナログ変換器の
校正の間、マルチプレクサ２２０は入力２２１を選定
し、スイッチング変調器５８’が端子６５’から信号を
受信する。アナログ−ディジタル変換器５９’の校正の
間、図１２または図１３に関連して説明したように、マ
ルチプレクサ２２０は入力２２２を選定して、スイッチ
ング変調器５８’は、アナログ出力４８’に接続され
る。アナログ−ディジタル変換器５９’は、例えば、図
１２の構成要素２０１、２１０、２１１、２１２、２１
３、２１４、２１５、および２１６に近似する構成要素
を含む。アナログ−ディジタル変換器５９’が校正され
た後に、以下に図１７に関連してさらに説明されるよう
に、それはディジタル−アナログ変換器を再校正するた
めに用いられることができる。

【００５７】マルチプレクサ２２０は、第３の入力２２
３を有し、その結果としてスイッチング変調器５８’が
アナログ入力２２４に接続される。アナログ−ディジタ
ル変換器５９’が校正された後に、それはアナログ入力
２２４のアナログ信号を変換するために用いられる。変
換された信号は、並列シフト・レジスタ２２５で受け取
られ、ディジタル出力端子２２６に伝えられる。図１７
は、図１６に示されるように変調された図２の変換器シ
ステムにおいて、主制御により実行される繰り返し校正
ルーチンのフローチャートを示す。最初のステップ３０
１において、主制御が、繰り返しカウンタＮをクリアに
し、多項式の係数の初期値ａ_iおよびa'_iをセーブす
る。これらのセーブされた値は、直線性問題を診断し報
告する図１５のルーチンにより、後に利用される。次に
ステップ３０２において、主制御が、ディジタル−アナ
ログ変換を校正する図２に関連して説明されてきた手順
を実行する。ステップ３０３において、主制御が、アナ
ログ−ディジタル変換を校正する図１２または図１３に
関連して説明されてきた手順を実行する。ステップ３０
４において、主制御が、多項式の係数ａ_iの値を記憶ア
レイＬＡＳＴ_iにセーブする。ステップ３０５におい
て、主制御が、図２に関連して説明された手順を用い
て、ディジタル−アナログ変換を再校正する。ステップ
３０６において、主制御が、多項式の係数a'_iの値を記
憶アレイＬＡＳＴ’_iにセーブする。ステップ３０７に
おいて、主制御が、図１２または図１３に関連して説明
された手順を用いて、アナログ−ディジタル変換を再校
正する。ステップ３０８において、主制御が、繰り返し
カウンタＮを１だけインクリメントする。

【００５８】収束性を検査するために、ステップ３０９
において、主制御が、多項式の係数ａ_iの直前の値と現
在の値の差Ｅ_iを、ｉ＝０，２および３の各々について
計算する。ステップ３１０において、差Ｅ_iの大きさ
が、ｉ＝０，２および３について限界値ＬＩＭ_iと比較
され、差の大きさが各々の限界値を越える場合には、ス
テップ３１１において、繰り返しカウンタＮが最大値Ｎ
ＭＡＸと比較される。最大値ＮＭＡＸの方が大きい場合
には、ステップ３０４に戻って、別の繰り返しを行う。
そうでない場合には、ステップ３１２において、ＤＡＣ
収束エラーが、例えばシステムの操作者もしくはシステ
ムに接続されたコンピュータに報告される。ステップ３
１２の後に、校正ルーチンは終了する。ステップ３１０
において、各々の差Ｅ_iの大きさが、多項式の係数の各
々の限界値よりも小さければ、ステップ３１３におい
て、各多項式の係数a'_iの古い値と新しい値の差Ｅ’_i
が計算され、ＡＤＣ校正の収束性を検査する。ステップ
３１４において、差Ｅ’_iの大きさが各限界値ＬＩＭ’
_iよりも大きい場合、ステップ３１５において、繰り返
しカウンタＮが最大値ＮＭＡＸと比較される。最大値の
方が大きい場合には、ステップ３０４に戻される。そう
でない場合には、ステップ３１６において、ＡＤＣ収束
エラーが、操作者または変換器システムが接続されるコ
ンピュータに報告される。ステップ３１６の後、校正ル
ーチンが終了する。ステップ３１４において、各々の差
Ｅ’_iの大きさが、各々の限界値よりも小さい場合も、
校正ルーチンが終了する。

【００５９】図１８は、多数の縦つなぎされた信号条件
回路の特定の一つにおける直線性問題を診断する図１２
または図１３の回路を変更したものを示す。図１２およ
び図１３の構成要素に近似する図１８の構成要素は、二
つのダッシュ（”）をつけた同じ参照符号で示される。
信号条件回路は、第１信号条件回路２０８”、第２信号
条件回路４１０、第３信号条件回路４０３を有する。図
１８の回路は、アナログ−ディジタル変換器２０１”
に、端子２０７”、２０９”、４０２、４０４のいずれ
かから選定されたアナログ信号を変換させるマルチプレ
クサ４０５を含み、ここで、端子２０７”は第１信号条
件回路２０８”への入力であり、端子２０９”は第１信
号条件回路２０８”の出力であり、端子４０２は第２信
号条件回路４０１の出力であり、端子４０４は、第３信
号条件回路４０３の出力であって、縦つなぎの信号条件
回路のアナログ出力を供給する。アナログ−ディジタル
変換器２０１”のディジタル出力ｙ”は、非直線性検波
回路４０６に送られる。非直線性検波回路４０６は、二
つのトーン・ディジタル発振器およびディジタル−アナ
ログ変換器２００”からアナログ−ディジタル変換器２
０１”の出力ｙ”への伝達関数の非直線性を測定するデ
ィジタル回路である。言い換えると、非直線性検波回路
４０６は、図１２の構成要素２１０、２１２、２１３、
２１４、２１５、２１６および２１１を含むことができ
る。代わりに、非直線性検波回路４０６は、図１３の構
成要素２１０’、２１８、２１３’、２１４’、２１
６’および２１１’を含むこともできる。非直線性検波
回路４０６により決定された多項式の係数は、図１２の
主制御論理２０４または図１３の主制御論理２０４’に
類似した主制御論理を提供するプログラムされたコント
ローラ２０４”に与えられる。

【００６０】図１９は、図１８の回路において直線性問
題を診断するプログラムされたコントローラ２０４”に
より実行される手順のフローチャートを示す。図１８の
フローチャートは、プログラムされたコントローラのメ
モリに記憶された制御プログラムを示す。図１９の最初
のステップ４２１において、プログラムされたコントロ
ーラ２０４”が図１７の回路を作動し、アナログ−ディ
ジタル変換器２０１”の非直線性を測定する。この場
合、プログラムされたコントローラ２０４”は、二つの
トーン・ディジタル発振器およびディジタル−アナログ
変換器２００”を作動し、二つのトーン・テスト信号２
０２”を生成する。プログラムされたコントローラ２０
４”は、図１２または図１３に関して説明された手順に
従って、マルチプレクサ２０３”をイネーブルし、アナ
ログ−ディジタル変換器２０１”を校正するために、校
正信号２０２”ないしはグランドを選定する。この校正
の手順は、アナログ−ディジタル変換器２０１”の非直
線性を決定する。この場合、プログラムされたコントロ
ーラ２０４”は、マルチプレクサ４０５を作動し、その
結果として、アナログ−ディジタル変換器２０１”が、
マルチプレクサ２０３”に選定され端子２０７”上に現
れているアナログ信号を変換する。

【００６１】次に、ステップ４２２において、プログラ
ムされたコントローラ２０４”が、非直線性検波回路４
０６からの多項式の係数をチェックし、校正されたアナ
ログ−ディジタル変換器２０１”が異常な直線性を有し
ているかどうかを判断する。もし異常な直線性を有して
いるのであれば、アナログ−ディジタル変換器の問題が
図１７の操作者４０７に報告されるステップ４２３に分
岐する。図１９のステップ４２３の後か、ステップ４２
２で異常な直線性が発見されない時に、ステップ４２４
においてプログラムされたコントローラが図１７のマル
チプレクサ４０５を作動し、第１信号条件回路２０８”
の出力端子２０９”からのアナログ信号を選定する。非
直線性検波回路４０６は、第１信号条件回路２０８”お
よびアナログ−ディジタル変換器２０１”の組合せを校
正するように作動し、結果として生じる多項式の係数
は、アナログ−ディジタル変換器２０１”および第１信
号条件回路２０８”の組合せの非直線性を測定したもの
を含んだものとなる。次に、図１９のステップ４２５に
おいて、プログラムされたコントローラが、ステップ４
２４で測定されたアナログ−ディジタル変換器および第
１信号条件回路２０８”の組合せの非直線性から、ステ
ップ４２１で測定されたアナログ−ディジタル変換器の
非直線性を減じる。従って、その差は、第１信号条件回
路２０８”の非直線性を表す。ステップ４２５におい
て、例えば、非直線性が比較的小さいという仮定のもと
では、ステップ４２１で測定される二次の係数がステッ
プ４２４で測定される二次の係数から減じられ、第１信
号条件回路２０８”の非直線性を表す二次の係数を決定
し、ステップ４２１で測定される三次の係数がステップ
４２４で測定される三次の係数から減じられ、第１信号
条件回路２０８”の非直線性を表す三次の係数を決定す
る。

【００６２】次にステップ４２６において、プログラム
されたコントローラが、第１信号条件回路２０８”の計
算された非直線性が異常であるかどうかを判断する。例
えば、第１信号条件回路２０８”に対する二次の係数お
よび三次の係数の各々が、それぞれの閾値と比較され、
第１信号条件回路２０８”が異常な非直線性を有してい
るかどうかを判断する。もし有するならば、ステップ４
２７において、プログラムされたコントローラ２０４”
が図１７の操作者に、第１信号条件回路２０８”が直線
性の問題を有していることを報告する。ステップ４２７
の後か、ステップ４２６が異常な非直線性を発見しない
時、ステップ４２８を行う。ステップ４２８において、
プログラムされたコントローラ２０４”がマルチプレク
サ４０５を作動し、第２信号条件回路４０１の端子４０
２上の出力を選定する。それからプログラムされたコン
トローラ２０４”は、非直線性検波回路４０６を作動
し、アナログ−ディジタル変換器２０１”、第１信号条
件回路２０８”、および第２信号条件回路４０１の組合
せを校正する。校正が終了すると、多項式の係数は、ア
ナログ−ディジタル変換器２０１”および第１と第２信
号条件回路２０８”と４０１の組合せの非直線性の測定
値となる。次に、ステップ４２９において、プログラム
されたコントローラ２０４”が、ステップ４２８の測定
値からステップ４２４の測定値を減じる。この差は、第
２信号条件回路４０１の非直線性を表す。

【００６３】ステップ４３０において、プログラムされ
たコントローラが、第２信号条件回路４０１の非直線性
が異常であるかどうかを判断する。異常である場合に
は、ステップ４３１において、プログラムされたコント
ローラ２０４”が操作者４０７に、第２信号条件回路が
直線性の問題を有することを報告する。ステップ４３０
の後か、ステップ４３１が異常な非直線性を発見できな
い時、ステップ４３２において、プログラムされたコン
トローラがマルチプレクサ４０５を作動し、第３信号条
件回路４０３からの端子４０４上のアナログ出力を選定
する。プログラムされたコントローラは、非直線性検波
回路４０６を作動し、アナログ−ディジタル変換器２０
１”、第１信号条件回路２０８”、第２信号条件回路４
０１、第３信号条件回路４０３の組合せを校正する。校
正の後、非直線性検波回路４０６からの多項式の係数
は、アナログ−ディジタル変換器２０１”と第１、第２
および第３信号条件回路の組合せの非直線性の測定値で
ある。次に、図１９のステップ４３３において、プログ
ラムされたコントローラは、ステップ４３１の測定値か
らステップ４２８の測定値を減じる。この差は、第３信
号条件回路４０３の非直線性を表す。

【００６４】ステップ４３４において、プログラムされ
たコントローラは、第３信号条件回路４０３の非直線性
が異常であるかどうかを判断する。異常である場合に
は、ステップ４３５において、プログラムされたコント
ローラ２０４”が操作者に、第３信号条件回路４０３が
直線性の問題を有していることを報告する。ステップ４
３５の後か、ステップ４３４が異常な非直線性を発見で
きない時、図１９の手順は終了する。信号条件回路が問
題のない直線性を示す場合には、図１９の手順が、ステ
ップ４２３、４２７または４３１に達した後すぐに手順
を終了することによって単純化されることができる。従
って、ステップ４２５、４２９または４３３に達した場
合、減じられる非直線性は実質的にゼロになり、ステッ
プ４２５、４２９および４３３の減算動作が取り除かれ
る。上述の観点において、直線性基準を用いずにディジ
タル−アナログ変換器の非直線性を補正する方法につい
て説明してきた。該方法は、デルタ−シグマ変換器およ
びシングルチップ変換器システムに関連して容易に使用
することができるが、変換器の特定の種類に限定するも
のではない。該方法は、ディジタル−アナログ変換器お
よびディジタル−アナログ変換器を校正する回路を含む
集積回路の外部の、顧客に供給される信号条件回路の直
線性を校正するのに用いられる。該方法は、先ずディジ
タル−アナログ変換器システムの非直線性を補正し、補
償係数を調整することによって、指定された非直線性伝
達関数を得るために用いられることが可能である。

【００６５】本発明は、種々の変更および代替的な形態
を含むものであるが、以上において特別な実施例につい
て、図面を参照して詳細に説明してきた。しかしなが
ら、本発明は、開示した特別な形態により限定されるも
のではなく、本発明は、請求項に記載した発明の範囲に
属する全ての変更、均等物、および代替となるものを含
むものであることに理解されたい。

【図面の簡単な説明】

【図１】非直線性を補正するディジタル補償技術を用い
たディジタル−アナログ変換器のブロック線図である。

【図２】図１のディジタル補償技術を用いたディジタル
−アナログ変換器の特別な実施例である。

【図３】図２の二つのトーン・ディジタル発振器の詳細
を示す線図である。

【図４】図２の多項式発生器を示す線図である。

【図５】図２のディジタル・バンドパス・フィルタの線
図である。

【図６】相互変調成分を非同期的に検波する図２の振幅
検波器の線図である。

【図７】図６の非同期振幅検波器とともに用いられる図
２の多項式係数発生器および多項式係数の記憶装置の線
図である。

【図８】図７の多項式係数発生器により生成される多項
式の係数の収束を示したグラフである。

【図９】同期振幅検波器、多項式係数発生器および多項
式係数の記憶装置の線図である。

【図１０】図９の同期検波回路の様々な信号を表す刻時
図である。

【図１１】（Ａ）は、アナログ−ディジタル変換器への
単一の入力を用いて構成された図２のスイッチング変調
器の線図であって、（Ｂ）は、相補的な入力を有するア
ナログ−ディジタル変換器を用いるスイッチング変調器
の代替的回路の線図である。

【図１２】非直線性のディジタル補償用回路を含むアナ
ログ−ディジタル変換器の第１実施例のブロック線図で
ある。

【図１３】非直線性のディジタル補償用回路を含むアナ
ログ−ディジタル変換器の第２実施例のブロック線図で
ある。

【図１４】図１２ないし図１３のアナログ−ディジタル
変換器を校正し、校正エラーを報告するルーチンのフロ
ーチャートである。

【図１５】変換器の非直線性か、または変換器の組合せ
においてディジタル的に補償される信号条件回路におけ
る偏位すなわち変化をモニターすることによって、問題
を検出する直線性チェックルーチンのフローチャートで
ある。

【図１６】図２のアナログ−ディジタル変換器の非直線
性をディジタル的に補正する図１２または図１３の技術
を利用するために、図２のブロック線図を変更したブロ
ック線図である。

【図１７】図１５に示されるように変更された、例えば
図２のシステムにおいて、アナログ−ディジタル変換器
およびディジタル−アナログ変換器を交互にそして繰り
返し校正し、非直線性をディジタル的に補正する校正ル
ーチンのフローチャートである。

【図１８】多数の縦につながれた信号条件回路の特定の
一つにおける直線性問題を診断する図１２または図１３
のシステムを変更したブロック線図である。

【図１９】図１８の回路の直線性問題を診断する、プロ
グラムされたコントローラにより実行される手順のフロ
ーチャートである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｍ 3/02 9382−5Ｋ

Claims

【特許請求の範囲】

【請求項１】歪みを減少するためにアナログ−ディジタ
ル変換器によって生成されたディジタル信号をディジタ
ル的に補償する方法であって、 (a) 少なくとも１つの周波数成分を有するアナログ校正
信号を発生するステップと、 (b) 前記アナログ校正信号の変換によって前記ディジタ
ル信号を生成するために、前記アナログ校正信号を前記
アナログ−ディジタル変換器に与えるステップと、 (c) 補正されたディジタル信号を生成するために、少な
くとも１つの補償係数に従って前記ディジタル信号を補
償するステップと、 (d) 前記周波数成分から、多項式によって生成された前
記補償されたディジタル信号の歪み成分を選択し、且つ
選択された歪み成分の測定値を得るために、前記補償さ
れたディジタル信号をディジタル的に処理するステップ
と、 (e) 前記歪み成分を減少するための測定値に応答して前
記補償係数を調整するステップ、を有することを特徴と
する方法。
【請求項２】前記ステップ(a) は、前記アナログ校正信
号に第１および第２の周波数を発生するステップを含
み、且つ前記歪み成分は、前記第１および第２の周波数
間の相互変調により生成された相互変調成分であること
を特徴とする請求項１に記載の方法。
【請求項３】前記ステップ(a) は、前記アナログ校正信
号に第１および第２の周波数を発生するステップを含
み、且つ歪み成分は、前記第１および第２の周波数間の
差である周波数を有することを特徴とする請求項１に記
載の方法。
【請求項４】前記アナログ校正信号を前記アナログ−デ
ィジタル変換器に与えるステップ(b) の前に、前記アナ
ログ校正信号を信号条件回路を通過するステップを更に
含み、その結果、前記補償係数が、前記信号条件回路と
前記アナログ−ディジタル変換器の結合を表す伝達関数
における非直線性に対して補償することを特徴とする請
求項１に記載の方法。
【請求項５】前記ステップ(c) から(e) は、前記検波さ
れた周波数成分が実質的になくなるまで繰り返されるこ
とを特徴とする請求項１に記載の方法。
【請求項６】前記ステップ(c) から(e) は、予め決めら
れた回数繰り返されることを特徴とする請求項５に記載
の方法。
【請求項７】前記ステップ(c) から(e) は、前記検波さ
れた周波数成分があるスレショルドレベル以下の大きさ
を有するまで繰り返されることを特徴とする請求項５に
記載の方法。
【請求項８】ステップ(e) の後、補償係数は特定の量だ
け調整され、前記ディジタル信号を歪ませるために用い
られ、その結果、前記ディジタル信号の歪みと共同して
前記アナログ−ディジタル変換器の変換は特定の非直線
伝送関数を有することを特徴とする請求項１に記載の方
法。
【請求項９】前記ステップ(c) は、前記ディジタル信号
の前記補償されたバージョンを生成するために、前記デ
ィジタル信号の多項式を計算するステップを含み、且つ
前記多項式は、二次の項および三次の項を含むことを特
徴とする請求項１に記載の方法。
【請求項１０】前記ステップ(c) から(e) は、前記項の
一つの係数を発生するために、ある回数繰り返され、そ
して前記アナログ校正信号は、前記アナログ校正信号の
周波数成分を変えるために変更され、且つ前記ステップ
(c) から(e)は、前記項の他のものの係数を発生するた
めに、再びある回数繰り返されることを特徴とする請求
項９に記載の方法。
【請求項１１】前記補償されたディジタル信号をディジ
タル的に処理するステップは、前記歪み成分を選択する
ために、前記補償された信号をディジタル・バンドパス
・フィルタに通過させるステップを含むことを特徴とす
る請求項９に記載の方法。
【請求項１２】前記補償されたディジタル信号をディジ
タル的に処理するステップは、選択された歪み成分の測
定値を得るために、前記ディジタル・バンドパス・フィ
ルタを通して前記歪み成分の絶対値を検出するステップ
を含むことを特徴とする請求項９に記載の方法。
【請求項１３】前記絶対値に比例する量により前記補償
係数を増加あるいは減少することによって、前記補償係
数を反復して調整することにより前記補償係数を生成す
るステップ、および補償係数が、直前の繰り返しの間に
増加されるか、減少されるかに依存して、そして補償係
数への直前の変更で絶対値が増加するか、減少するかを
チェックすることにより、補償係数が増加されるべき
か、減少されるべきかを決定するステップを含むことを
特徴とする請求項１２に記載の方法。
【請求項１４】前記方法は、更に、前記アナログ−ディ
ジタル変換器の実質的に一定のディジタル出力を得るた
めに、実質的にゼロアナログ入力を前記アナログ−ディ
ジタル変換器に与え、変調された信号を生成するため
に、前記ディジタル・バンド・パス・フィルターを通過
した変調周波数で前記実質的に一定のディジタル出力を
ディジタル的に変調し、且つ実質的に前記変調された信
号を除去するために、前記アナログ−ディジタル変換器
のオフセットを調節することによって、前記アナログ−
ディジタル変換器のＤＣオフセットを修正するステップ
を有することを特徴とする請求項１１に記載の方法。
【請求項１５】前記アナログ−ディジタル変換器のオフ
セットは、前記アナログ−ディジタル変換器によって、
アナログ−ディジタル変換後に前記アナログ−ディジタ
ル変換器から前記ディジタル信号をオフセットするオフ
セット係数を調整することによりディジタル的に調整さ
れることを特徴とする請求項１４に記載の方法。
【請求項１６】前記補償されたディジタル信号を前記デ
ィジタル的に処理するステップは、選択された歪み成分
の測定を得るために、前記歪み成分を同期的に検波する
ステップを有することを特徴とする請求項１に記載の方
法。
【請求項１７】アナログ−ディジタル変換器を校正する
方法であって、前記方法は、(a)第１の周波数成分と第
２の周波数成分を有するアナログ校正信号を生成し、
(b)前記アナログ校正信号を変換してディジタル信号を
生成するために、校正モードにおいて、アナログ−ディ
ジタル変換器を動作し、(c)ろ波されたディジタル信号
を生成するために、前記ディジタル信号をディジタル的
にろ波し、(d)前記ろ波されたディジタル信号におい
て、補償係数を生成するために相互変調成分を検波し、
前記相互変調成分は、前記第１の周波数と前記第２の周
波数の差である周波数にあり、前記相互変調成分は、非
直線性によって前記アナログ校正信号から発生され、且
つ(e)アナログ入力信号が前記アナログ−ディジタル変
換器によって、対応するディジタル信号に変換される、
変換モードで前記アナログディジタル変換器を動作し、
前記対応するディジタル信号、減少された歪みを有する
補償されたディジタル信号を生成するために、前記補償
係数によってディジタル的に補償されることを特徴とす
る方法。
【請求項１８】更に、前記アナログ校正信号を変換し
て、ディジタル信号を生成するために、校正モードにお
ける前記アナログ−ディジタル変換器を動作するステッ
プの前に、信号条件回路を介して前記アナログ校正信号
を通過するステップを含み、前記補償係数が、前記信号
条件回路と前記アナログ−ディジタル変換器の組み合わ
せを表す転送関数における非直線性に対して補償するこ
とを特徴とする請求項１７に記載の方法。
【請求項１９】ろ波されたディジタル信号を生成するた
めに、前記ディジタル信号をディジタル的にろ波するス
テップ（ｃ）は、前記第１と第２の周波数成分を減少す
るために、ディジタル・ローパスフィルターを通して前
記ディジタル信号を通過するステップを有することを特
徴とする請求項１７に記載の方法。
【請求項２０】ろ波されたディジタル信号を生成するた
めに、前記ディジタル信号をディジタル的にろ波するス
テップ（ｃ）は、前記相互変調成分を選択するために、
ディジタル・バンドパスフィルターを通して前記ディジ
タル信号を通過するステップを有することを特徴とする
請求項１９に記載の方法。
【請求項２１】前記相互変調成分を検波するステップ
は、前記ディジタル・バンドパスフィルターを介して通
過する前記相互変調成分の絶対値を検出するステップを
含むことを特徴とする請求項２０に記載の方法。
【請求項２２】前記絶対値に比例する量によって補償係
数を増加するか、減少するかのいずれかによって、前記
補償係数を繰り返して調整し、且つ補償係数が、直前の
繰り返しの間に増加されたか、減少されたかに依存し
て、且つ補償係数への直前の変化は、絶対値が増加ある
いは減少したかどうかをチェックすることにより、補償
係数が増加されるべきか、減少されるべきかを決定する
ステップを含むことを特徴とする請求項２１に記載の方
法。
【請求項２３】前記相互変調成分を検波するステップは
前記相互変調成分を同期して検波するステップを含む請
求項１９に記載の方法。
【請求項２４】アナログ−ディジタル変換器を作動する
方法であって、前記方法は、(a)二つの周波数成分を有
する第１のアナログ校正信号を発生するステップと、
(b)前記第１のアナログ校正信号を変換して第１のディ
ジタル信号を生成するために、校正モードにおいて前記
アナログ−ディジタル変換器を作動するステップと、
(c)第１の補償係数を生成するために、前記第１のアナ
ログ校正信号の前記二つの周波数成分から発生された第
１の相互変調成分を、前記第１のディジタル信号におい
て検波するステップと、(d)二つの周波数成分を有する
第２のアナログ校正信号を発生するステップと、(e)前
記第２のアナログ校正信号を変換して第２のディジタル
信号を生成するために、校正モードにおいて前記アナロ
グ−ディジタル変換器を動作するステップと、(f)第２
の補償係数を生成するために、前記第２のアナログ校正
信号の前記二つの周波数成分から発生された第２の相互
変調成分を、前記第２のディジタル信号において検波す
るステップと、(g)アナログ入力信号が、対応するディ
ジタル信号を生成するために、前記アナログ−ディジタ
ル変換器によって変換され、且つ対応するディジタル信
号が、減少した歪みを有するディジタル出力信号を生成
するために、前記補償係数によってディジタル的に補償
される、変換モードにおける前記アナログ−ディジタル
変換器を作動するステップと、を有する方法。
【請求項２５】前記対応するディジタル信号は、前記対
応するディジタル信号の多項式を計算することによって
ディジタル的に補償され、前記補償係数の一つは、前記
多項式における二次の項の係数であり、前記補償係数の
他の項は、前記多項式における三次の項の係数であるこ
とを特徴とする請求項２４に記載の方法。
【請求項２６】前記第１の相互変調成分は、第１の周波
数を有し、前記第２の相互変調成分は、前記第１の周波
数とほぼ同じである第２の周波数を有しており、且つ前
記ステップ(c) は、前記第１の相互変調成分を選択し、
前記第１のアナログ校正信号の前記二つの周波数成分を
抑制するために、前記第１のディジタル信号をろ波する
ステップを含み、且つ前記ステップ（f)は、前記第２の
相互変調成分を選択し、前記第２のアナログ校正信号の
前記二つの周波数成分を抑制するために、前記第２のデ
ィジタル信号をろ波するステップを含むことを特徴とす
る請求項２４に記載の方法。
【請求項２７】前記アナログ−ディジタル変換器は、実
質的にゼロアナログ入力に対して実質的にゼロディジタ
ル出力を与えるように、前記アナログ−ディジタル変換
器のＤＣオフセットを修正するステップを含み、前記ア
ナログ−ディジタル変換器のＤＣオフセットは前記ステ
ップ(b) から(g) の前に達成されることを特徴とする請
求項２４の方法。
【請求項２８】前記第１の相互変調成分は、第１の周波
数を有し、前記第２の相互変調成分は、前記第１の周波
数とほぼ同じである第２の周波数を有しており、且つ前
記方法は、更に前記アナログ−ディジタル変換器の実質
的に一定のディジタル出力を得るために、前記アナログ
−ディジタル変換器に実質的にゼロのアナログ入力を与
えることによって、前記アナログ−ディジタル変換器の
ＤＣオフセットを修正し、前記変調周波数において変調
された信号を生成するために前記第１の周波数と第２の
周波数とほぼ同じである変調周波数で前記実質的に一定
のディジタル出力をディジタル的に変調し、且つ前記変
調された信号を実質的に除去するために前記アナログ−
ディジタル変換器のオフセットを調整するステップを有
する請求項２４に記載の方法。
【請求項２９】前記アナログ−ディジタル変換器の前記
オフセットは、前記アナログ−ディジタル変換器によっ
てアナログ−ディジタル変換後に、前記アナログ−ディ
ジタル変換器のディジタル出力をオフセットするオフセ
ット係数を調整することによって、ディジタル的に調整
されることを特徴とする請求項２８に記載の方法。
【請求項３０】アナログ−ディジタル変換器を作動する
方法であって、前記方法は、(a)減少された歪み用のア
ナログ−ディジタル変換器を校正するステップと、(b)
少なくとも一つの周波数成分を有するディジタル校正信
号を発生するステップと、(c)前記ディジタル校正信号
をアナログ校正信号に変換するためにアナログ−ディジ
タル変換器を用いるステップと、(d)前記アナログ校正
信号を対応するディジタル信号に変換するために、前記
アナログ校正信号をアナログ−ディジタル変換器に与え
るステップと、(e)前記対応するディジタル信号におけ
る歪みを減少するための補償係数を発生するために、前
記対応するディジタル信号をディジタル的に処理するス
テップと、(f)前記アナログ−ディジタル変換器が、デ
ィジタル化された信号を生成するために、アナログ入力
信号を変換し、ディジタル化された信号が、補償された
ディジタル信号を生成するために、前記補償係数によっ
て補償される、変換モードにおける前記アナログ−ディ
ジタル変換器を作動するステップと、を有することを特
徴とする方法。
【請求項３１】前記発生するステップ (b)は、前記ディ
ジタル校正信号における第１と第２の周波数を発生する
ステップを含み、前記歪み成分は、前記第１と第２の周
波数間の相互変調によって生成される相互変調成分であ
ることを特徴とする請求項３０に記載の方法。
【請求項３２】前記発生するステップ (b)は、前記ディ
ジタル校正信号における第１と第２の周波数を発生する
ステップを含み、前記歪み成分は、前記第１と第２の周
波数間の差である周波数であることを特徴とする請求項
３０に記載の方法。
【請求項３３】更に、前記校正信号を前記アナログ−デ
ィジタル変換器に与える前記ステップ(d) の前に信号条
件回路を介して前記アナログ校正信号を通過するステッ
プを含み、前記補償係数が、前記信号条件回路と前記ア
ナログ−ディジタル変換器の組み合わせを表す伝達関数
における非直線性に対して補償することを特徴とするこ
とを特徴とする請求項３０に記載の方法。
【請求項３４】ステップ (e)の後でステップ (f)の前
に、補償係数が特定の量によって調整され、ステップ
(f)において、前記ディジタル化した信号のディジタル
補償と共同して前記アナログ−ディジタル変換器の変換
が特定の非直線性の伝達関数を有していることを特徴と
する請求項３０に記載の方法。
【請求項３５】前記ステップ (f)は、前記補償されたデ
ィジタル信号を生成するために、前記ディジタル化され
た信号の多項式を計算するステップを含み、前記多項式
は二次の項と三次の項を含むことを特徴とする請求項３
０に記載の方法。
【請求項３６】アナログ−ディジタル変換器は、アナロ
グ−ディジタル変換器を再校正するためにステップ (f)
において用いられ、ステップ(b) から(f) が繰り返され
ることを特徴とする請求項３０に記載の方法。
【請求項３７】ディジタル出力を有するアナログ−ディ
ジタル変換器システムであって、前記システムは、少なくとも一つの周波数成分を有するアナログ校正信号
を発生するための校正発振器と、前記アナログ校正信号をディジタル信号に変換するため
の校正発振器に接続されたアナログ−ディジタル変換器
と、補償係数を格納するための補償係数記憶装置と、ディジタル信号を受信するための前記アナログ−ディジ
タル変換器に接続され、且つ前記ディジタル出力上に補
償されたディジタル信号を生成するために、前記補償係
数でディジタル信号をディジタル的に補償するための前
記補償係数記憶装置に接続されたディジタル補償装置
と、前記アナログ校正信号から非直線性によって発生された
前記補償されたディジタル信号における歪み成分を検波
するための前記ディジタル出力に接続された周波数選択
性振幅検波器と、前記周波数選択性振幅検波器によって検波された歪み成
分を減少するために、前記補償係数を調整するための、
前記周波数選択性振幅検波器と前記補償係数記憶装置に
接続された補償係数計算装置と、を含むシステム。
【請求項３８】校正発振器は、前記少なくとも一つの周
波数成分を有するディジタル校正信号を発生するための
ディジタル発振器と前記アナログ校正信号を生成するた
めに前記ディジタル校正信号を変換するための、前記デ
ィジタル発振器に接続されたディジタル−アナログ変換
器を含むことを特徴とする請求項３７に記載のシステ
ム。
【請求項３９】前記校正発振器は、前記アナログ校正信
号が歪みを減少するように、前記ディジタル発振器に、
且つ前記ディジタル−アナログ変換器による変換前に前
記ディジタル校正信号を歪ませるためのディジタル−ア
ナログ変換器に接続されたディジタル補償装置を含むこ
と特徴とする請求項３８に記載のシステム。
【請求項４０】前記校正発振器は、前記アナログ−ディ
ジタル変換器と、前記ディジタル−アナログ変換器によ
る変換前に前記ディジタル校正信号を歪ませるための前
記校正発振器の前記ディジタル補償装置によって使用さ
れた少なくとも一つの補償係数を調整するための前記ア
ナログ−ディジタル変換器を使用するための前記校正発
振器の前記ディジタル補償装置間に接続された手段を含
むことを特徴とする請求項３９に記載のシステム。
【請求項４１】前記発振器は、二つの周波数を発生する
ための二つのトーン発振器であり、周波数選択性振幅検
波器は、前記二つの周波数の相互変調成分を選択する周
波数応答を有することを特徴とする請求項３７に記載の
方法。
【請求項４２】周波数選択性振幅検波器は、前記二つの
周波数の前記相互変調成分の前記振幅を検波する前に、
前記二つの周波数を抑制するための、前記ディジタル出
力に接続されたディジタル・ローパスフィルターを含む
ことを特徴とする請求項４１に記載のシステム。
【請求項４３】更に、アナログ入力信号を受信するため
のアナログ入力を有し、前記校正発振器に、及び前記ア
ナログ校正信号か前記アナログ入力信号の何れかを選択
するための前記アナログ−ディジタル変換器に接続さ
れ、且つ前記アナログ−ディジタル変換器によるアナロ
グ−ディジタル変換用の前記アナログ−ディジタル変換
器に選択信号を通過するアナログマルチプレックサ（an
alog multiplexer) を含むことを特徴とする請求項３７
に記載の方法。
【請求項４４】前記ディジタル補償装置は、前記補償係
数記憶装置から得られた三次の係数を用いて、少なくと
も三次の項を有する多項式を計算するための多項式発生
器であることを特徴とする請求項３７に記載のシステ
ム。
【請求項４５】前記アナログ−ディジタル変換器は、ア
ナログ−シグマ・アナログ−ディジタル変換器であるこ
とを特徴とする請求項３７に記載のシステム。
【請求項４６】更に、前記アナログ−ディジタル変換器
による変換前に前記アナログ−ディジタル変換器によっ
て変換されたアナログ信号を条件付けするための前記ア
ナログ−ディジタル変換器に接続された信号条件回路を
含むことを特徴とする請求項３７に記載のシステム。
【請求項４７】前記周波数選択性振幅検波器は、前記歪
み成分を選択し、バンドパスフィルターでろ波された信
号を生成するために、前記補償されたディジタル信号を
バンドパスろ波するための前記ディジタル補償装置に接
続されたディジタル・バンドパスフィルター、及び前記
バンドパスろ波された信号における前記歪み成分の振幅
を検波するためのバンドパスフィルターに接続された振
幅検波器を含むことを特徴とする請求項３７に記載のシ
ステム。
【請求項４８】前記振幅検波器は、同期検波器であるこ
とを特徴とする請求項４７に記載のシステム。
【請求項４９】前記振幅検波器は、前記歪み成分の大き
さを検波する同期検波器であり、且つ前記補償係数計算
装置は前記補償係数を繰り返して調整する手段、及び前
記補償係数が、直前の繰り返しの間に増加されたか、減
少されたかに依存して、及び補償係数への直前の変更
が、前記大きさを増加あるいは減少させるかどうかをチ
ェックすることにより、前記補償係数が増加されるべき
か減少されるべきかを決定するための手段を含むことを
特徴とする請求項４７に記載の方法。
【請求項５０】更に、前記振幅検波器は、前記アナログ
−ディジタル変換器が実質的にゼロのアナログ値を変換
するとき、ｄｃオフセット修正モード中に前記アナログ
−ディジタル変換器のｄｃオフセットを検出するよう
に、前記バンドパスフィルターに通過した変調された信
号を発生するために、前記バンドパスフィルターによっ
て通過された周波数で前記補償されたディジタル信号に
おけるあらゆるｄｃ成分を変調するための前記バンドパ
スフィルターに接続されたディジタル変調器を含むこと
を特徴とする請求項４７に記載のシステム。
【請求項５１】前記周波数選択性振幅検波器は、前記デ
ィジタル信号における前記歪み成分を検波するための同
期検波器を含むことを特徴とする請求項３７に記載のシ
ステム。
【請求項５２】ディジタル出力を有するアナログ−ディ
ジタル変換器システムであって、前記システムは、二つの周波数成分を有する一連のディジタル校正信号の
おのおのを発生するための二つトーンのディジタル発振
器と、歪んだディジタル校正信号を発生するために、前記ディ
ジタル校正信号を歪ませるための前記二重トーンのディ
ジタル発振器に接続されたディジタル補償装置と、減少した歪みを有するアナログ校正信号を発生するため
に、前記歪んだディジタル校正信号を変換するための前
記ディジタル発振器に接続されたディジタル−アナログ
変換器と、前記アナログ校正信号を対応するディジタル信号に変換
するための前記ディジタル−アナログ変換器に接続され
たアナログ−ディジタル変換器と、少なくとも二次の係数と三次の係数を含む、多項式係数
を格納するための多項式係数記憶装置と、対応するディジタル信号を受信するための前記アナログ
−ディジタル変換器に接続された多項式発生器であっ
て、前記多項式発生器は、ディジタル出力で補正された
ディジタル信号を生成するために、前記対応するディジ
タル信号の多項式を計算するための前記多項式係数発生
器に接続されている多項式発生器と、前記補償されたディジタル信号における前記二つの周波
数成分の相互変調成分を検波するための前記多項式に接
続されたディジタル処理回路であって、前記ディジタル
処理回路は前記相互変調成分を最小にするために、前記
多項式係数を調節する前記多項式係数記憶装置に接続さ
れたディジタル処理回路と、を有することを特徴とする
システム。
【請求項５３】更に、アナログ入力信号を受信するため
のアナログ入力を有し、前記アナログ校正信号か前記ア
ナログ入力信号の何れかを選択し、且つ前記アナログ−
ディジタル変換器による変換のために前記アナログ−デ
ィジタル変換器に選択された信号を通過するための前記
ディジタル−アナログ変換器と前記アナログ−ディジタ
ル変換器に接続されているアナログマルチプレックサー
を含むことを特徴とする請求項５２に記載のシステム。
【請求項５４】更に、前記アナログ−ディジタル変換器
による変換前に、前記アナログ−ディジタル変換器によ
る変換によって変換されたアナログ信号を条件付けする
ための前記アナログ−ディジタル変換器に接続された信
号条件回路を含むことを特徴とする請求項５２に記載の
システム。
【請求項５５】前記ディジタル信号処理回路は、前記相
互変調成分を選択し、バンドパスろ波された信号を生成
するために、前記補償されたディジタル信号をバンドパ
スろ波するための前記多項式発生器に接続されたディジ
タルバンドパスフィルターを含むことを特徴とする請求
項５２に記載のシステム。
【請求項５６】前記振幅検波器は、同期検波器であるこ
とを特徴とする請求項５５に記載のシステム。
【請求項５７】前記振幅検波器は、前記相互変調成分の
大きさを検波するための同期検波であり、前記ディジタ
ル処理回路は、多項式係数を繰り返して調整するための
手段、及び調整された多項式係数が、直前の繰り返しの
間に増加されたか、減少されたかに依存して、及び調整
された多項式係数への直前の変更が、検波された相互変
調成分の大きさを増加あるいは減少させるかどうかをチ
ェックすることにより、調整された多項式係数が増加さ
れるべきか減少されるべきかを決定するための手段を含
むことを特徴とする請求項５５に記載の方法。
【請求項５８】更に、前記振幅検波器は、前記アナログ
−ディジタル変換器が実質的にゼロのアナログ値を変換
するとき、ｄｃオフセット修正モード中に前記アナログ
−ディジタル変換器のｄｃオフセットを検波するよう
に、前記バンドパスフィルターに与えられた変調信号を
発生するために、前記バンドパスフィルターによって通
過された周波数で前記ディジタル出力においてｄｃ成分
を変調するための前記バンドパスフィルターと前記ディ
ジタル出力に接続されたディジタル変調器を含むことを
特徴とする請求項５５に記載のシステム。
【請求項５９】前記ディジタル信号処理回路は、前記相
互変調成分の振幅検波前に前記二つの周波数を抑制する
ための前記ディジタル出力に接続されたディジタル・ロ
ーパスフィルーを含むことを特徴とする請求項５２に記
載のシステム。
【請求項６０】更に、前記ディジタル−アナログ変換器
による変換前に、前記ディジタル校正信号を歪ませるた
めの前記校正発振器の前記ディジタル信号補償装置によ
って用いられる少なくとも一つの補償係数を調整するた
めの、前記ディジタル−アナログ変換器と前記ディジタ
ル補償装置間に接続された手段を含むことを特徴とする
請求項５２に記載のシステム。