SU1683176A1 - Цифроаналоговый преобразователь с автокалибровкой - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах преобразовани  цифровой информации в аналоговую, в частности в системах цифроаналогового телевидени . Цель изобретени  - повышение точности и быстродействи  преобразовани . Цифроаналоговый преобразователь с автокалибровкой содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управлени , первый преобразователь 5 кода в напр жение, интегратор б, первый коммутатор 7, сумматор 8, выполненный в виде усилител  9 и устройства 10 выборки и хранени ,источник 11 опорного напр жени , второй коммутатор 12, устройство 13 выборки и хранени , второй регистр 14, блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напр жение, первый 18 и второй 19 аттенюаторы. Положительный эффект обеспечиваетс  за счет коррекции крутизн ы, погрешности нелинейности и смещени  характеристики преобразовани , а также за счет выполнени  оперативного запоминающего устройства многоканальным , 5 з.п.ф-лы, 6 ил., 3 табл С

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах преобразовани  цифровой информации в аналоговую, в частности в системах цифрового телевидени , Цель изобретени  - повышение точности и быстродействи  преобразовани ,

На фиг.1 представлена структурна  схема цифроаналогового преобразовател  с автокалибровкой; на ,фиг.2 - структурна  схема блока выработки сигнала коррекции; на фиг.З - структурна  схема блока управлени ; на фиг.4 - структурна  схема оперативного запоминающего устройства; на фиг.5 структурна  схема мультиплексора; на фиг.6- временные диаграммы, по сн ющие работу цифроаналогрвого преобразовател .

Цифроаналоговый преобразователь с автокалибровкой (фиг.1) содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, бпок 4 управлени ;, первый преобразователь 5 кода в напр жение, интегратор 6, первый коммутатор 7, сумматор 8, выполненный в виде усилител  9 и устройства 10 выборки и хранени , источник 11 опорного напр жени , второй коммутатор 12, устройство 13 выборки и хранени , второй регистр 14 блок 15 выработки сигнала коррекции, счетчик 15 импульсов, второй преобразователь 17 кода в напр жение, первый 18 и второй 19 аттенюаторы,

Блок 15 выработки сигнала коррекции (фиг.2) выполнен в виде оперативного запоминающего устройства 20,первого 21 и зто- рого 22 преобразователей уровн , первого 23 и второго 24 регистров, первого 20 и второго 26 преобразователей кода в напр жение , первого 27 и второго 28 аттенюаторов , посто нного запоминающего устройства 29, аналогового компаратора 30, коммутатора 31, регистра 32 последовательного приближени  и блока 33 задержки, Блок 4 управлени  (фиг.З) выполнен в виде первого 34 и второго 35 счетчиков импульсов , логического устройства 36, первого 37 и второго 38 дешифраторов, элемента И - НЕ 39, посто нного запоминающего устройства 40 и счетного устройства 41.

Оперативное запоминающее устройство 20 (фиг,4) выполнено в виде N каналов пам ти, каждый из которых содержит регистр 42 адреса, блок 43 пам ти и регистр 44, а также дешифратора 45, мультиплексора 46, демультиплексора 47 и элемента НЕ 48.

Мультиплексор 3 (фиг.5) выполнен в виде первого 49 и второго 50 регистров и регистра 51 сдвига.

Преобразователь работает следующим образом,

Цифроаналоговый преобразователь имеет два режима работы: режим цифроаналогового преобразовани  и режим автокалибровки .

Режим цифроаналогового преобразовани  начинаетс  по заднему фронту импульса (фиг.бд), расположенного внутри

0 строчного синхроимпульса (фиг.бв) и заканчиваетс  по переднему фронту следующего импульса (фиг.бд), а также длитс  в течение кадрового гас щего импульса (КГИ),

На входную шину преобразуемого кода

5 поступает цифровой поток телевизионного сигнала, представл ющий собой последовательность выборок в параллельном двоичном коде, и синхронный с ним тактовый импульс Т (фиг,66), Последовательность вы0 борок записываетс  в первый регистр 2 и с его выхода поступает на блок 15 выработки сигнала коррекции (БВСК) и мультиплексор 3, В основном канале цифроаналогового преобразовател  сигнала с выхода мульти5 плексора 3 поступает на первый преобразо- аатель 5 кода в напр жение (ПКН). Аналоговое напр жение с выхода ПКН 5 нормируетс  по уровню вторым аттенюатором 19 и поступает на четвертый вход сум0 матора 8, где усиливаетс  по току усилителем 9, Усилитель 9 осуществл ет алгебраическое суммирование сигнала основного канала цифроаналогового преобразовател  с сигналом сдвига, поступающим с выхода пер5 вого аттенюатора 18, и сигналом коррекции нелинейности и смещени , который формируетс  в канале коррекции и поступает на первый вход усилител  9.

Дл  формировани  корректирующего

0 сигнала цифровой код с выхода первого регистра 2 поступает также на адресные входы оперативного запоминающего устройства (ОЗУ) 20 БВСК 15 (фиг.2). ОЗУ 20 в данном режиме работает на считывание и ь кем

5 хранитс  таблица кодов коррекции {например , дл  12-разр дного входного кода корректирующий код имеет 8 разр дов). Цифровой поток кодов коррекции синхронно с цифровым потоком основного канала

0 {мультиплексор 3 помимо регистров 49 и 50 содерж г .дл  выравнивани  задержек обоих каналов регистр 51 сдвига, фиг.5) поступает через первый преобразователь 21 уровн  и первый регистр 23 нз ПКН 25 и

5 далее через аттенюатор 27 - на второй выход БВСК 15.

На третий вход усилител  9 (фиг,1) с выхода интегратора 6 через первый аггеню- атор 18 поступает сигнал сдвига. Величины сигналов коррекции и сдвига с помощью

аттенюаторов задаютс  такими, чтобы динамический диапазон сигнала коррекции с некоторым запасом превышал суммарную погрешность нелинейности и смещени  основного канала в рабочем диапазоне темпе- ратур и временных нестабильностей, а также чтобы значени  сигналов коррекции с выхода канала коррекции были однопол р- ны.

Устройство 10 выборки и хранени  (УВХ), вход щее в состав сумматора 8, осуществл ет выборку выходного сигнала усилител  9, устран   выбросы ПКН 5 и 23. Поскольку дл  выработки сигнала коррекции используетс  выходной сигнал УВХ 10, то дискретный во времени телевизионный сигнал на выходе УВХ 10 не содержит погрешности нелинейности и смещени , а также погрешности от выбросов ПКН. Сигнал с выхода УВХ 10 через открытый коммутатор 12 поступает на выходную шину.цифроана- логового преобразовател .

Дл  обеспечени  режима цифроанало- гового преобразовани  блок 4 управлени  вырабатывает на своих выходах сигналы, приведенные в табл.1.

Режим самоблокировки крутизны преобразовани  осуществл етс  в момент действи  строчного синхроимпульса в пределах длительности импульса, показанного на фиг.бд. На первый - четвертый управл ющие входы цифроаналогового преобразовател  поступают соответственно сигналы строчного синхроимпульса (фиг.бв), инвертированные кадровые гас щие импульсы, тактовые импульсы Т2 и Ti (фиг.66 и 6а). Под воздействием этих сигналоз БУ 4 вырабатывает на своих выходах сигналы, приведенные в табл.2.

Коммутатор 7, управл емый сигналами БУ 4, пропускает на вход интегратора 6 поочередно одну (от источника 11 опорного напр жени  ИОН) и восемь порций тестового напр жени  с выхода усилител  9 длительностью , соответствующей сигналу фиг.бж (длительность одной порции, сформированного в результате воздействи  на вход ПКН 5 тестового кода с выхода формировател  1 кодов в течение действи  сигнала (фиг.бе).

В случае, когда амплитуда тестового сигнала на выходе усилител  9 равна 1/8 от выходного сигнала ИОН 11, на выходе интегратора 6 не изменитс  уровень сигнала, в противном случае в результате действи  отрицательной обратной св зи по цепи выход интегратора 6 - блоки 5,19,9 и 7 - вход интегратора 6 обеспечиваетс  коррекци  выходного напр жени  интегратора 6, а следовательно, и крутизны преобразовани 

ПКН 5. На фиг.бз приведена временна  диаграмма выходного сигнала усилител  9 в момент действи  строчного синхроимпульса с введенным тестовым сигналом, УВХ 13 на своем выходе хранит напр жение, соответствующее размаху строчного синхроимпульса , которое через коммутатор 12 поступает на выходную шину цифроаналогового преобразовател  (фиг.би).

В результате отключени  всех активных источников сигналов от шины данных ее состо ние определ етс  кодом, хран щимс  в посто нном запоминающем устройстве 29 БВСК 15 и равным 10000000, что соответствует половине диапазона сигнала коррекции . При этом сигнал с выхода канала коррекции компенсирует сигнал сдвига.

Режим обновлени  кода коррекции нелинейности и смещени  начинаетс  по переднему фронту и заканчиваетс  по заднему фронту сигнала фиг.4д при условии, что на первом выходе БУ 4 присутствует Лог,О. В этом режиме обеспечиваетс  первоначально после включени  устройства формирование , а затем уточнение таблицы корректирующихс  кодов в ОЗУ 20. БУ 4 в этом режиме формирует на своих выходах сигналы, приведенные в табл.3.

Цифровой эквивалент напр жени  калибровки с выхода счетчика 16 через второй регистр 14 поступает в основной канал (блоки 3,5,19,9 и 10), где преобразуетс  а напр жение , и в канал коррекции (ОЗУ 20), где используетс  в качестве адреса  чейки, в которую будет записан уточненный код коррекции . Выходы ОЗУ 20 в начале цикла коррекции наход тс  в третьем состо нии. Источником сигнала дл  шины данных БВСК 15  вл етс  регистр 32 последовательных приближений, который осуществл ет цикл старт-стопного преобразовани  в течение дев ти строчных синхроимпульсов. Формируемый в этом регистре код через коммутатор 31 и блоки 21 и 23 поступает на ПКН 25, выходной сигнал которого через аттенюатор 27 (фиг.2, усилитель 9, УВХ 10 (фиг.1) поступает на второй информационный вход компаратора 30 (фиг.2), на первый вход которого поступает сигнал с выхода ПКН 17. Запись кода в регистр 23 осуществл етс  выходным сигналом второго преобразовател  22 уровн .

Выходной сигнал компаратора 30  вл етс  входным информационным сигналом регистра 32 последовательного приближени , В дес том интервале строчного синхроимпульса производитс  запись кода с выхода регистра 32 последовательного приближени  у ОЗУ 20 по адресу, соответствующему цифровому эквиваленту напр жени 

калибровки, Запись осуществл етс  сигналом с п того выхода БУ 4. На этом заканчиваетс  цикл формировани  кода коррекции в  чейке ОЗУ 20 по выбранному адресу,

ОЗУ 20 (фиг.4) работает следующим об- разом,

Дл  повышени  быстродействи  цифро- аналогового преобразовател  ОЗУ 20 выполнено в виде N параллельных каналов пам ти. Младшие S разр дов (SHogaN) с R-разр дного адресного кода ОЗУ 20 поступают на дешифратор 45, стробируемый тактовым сигналом Т2 (фиг.66), На выходе, соответствующем входному коду дешифратора 45, формируетс  инвертированный им- пульс Та, с помощью которого в регистр 42 адреса соответствующего канала пам ти записываетс  адрес  чейки блока 43 пам ти, соответствующий (R - S) разр дам входного кода дешифратора 45. Код младших S раз- р дов формируетс  при расчете цифрового потока телевизионного сигнала так, что импульс Т с выхода дешифратора 45 поочередно опрашивает все N каналов пам ти ОЗУ 20, При этом, дл  , , цикл считывани  ОЗУ 20 может быть выбран в четыре раза меньше цикла считывани  ОЗУ с однока- иальной организацией.

Через четыре цикла считывани  импульс Т2 по вл етс  вновь на описанном выше выходе дешифратора 45 и фиксирует в регистре 44 данные, выбранные из блока 43 пам ти по адресу, записанному в начале цикла считывани  в регистр 42. Через открытые (дл  этого канала пам ти) информа- ционные входы мультиплексора 46 выбранные данные поступают на вход - выходы ОЗУ 20.

В режиме записи в ОЗУ 20 код с зхед- выходов ОЗУ поступает через мультиплек- сор 47 на соответствующий канал пам ти (вход-выходы блока 43 пам ти) и записываетс  в  чейку пам ти по адресу, хран щемус  в регистре 42 адреса. Выбор режима считывани  или записи осуществл етс  cm- налом с первого управл ющего входа ОЗУ 20, поступающего на управл ющий вход мультиплексора 46 непосредственно, а на демультиплексор 47 - через элемент НЕ 48.

Дш сокращени  объема пам ти ОЗУ 20 при расчете цифрового потока сигнала производ т вычитание S-разр дного кода из R- разр дного кода, определ ющего форму теплоизол ционного сигнала. При этом S- разр дный код формируетс  таким образом, чтобы S младших разр дов R-разр дного кода последовательно принимали значени 

0,1N в двоичном коде, обеспечивай таким

образом последовательное обращение к каналам пам ти ОЗУ 20, Восстановление аналогового сигнала производитс  формированием аналогового сигнала из S-разр дного кода и сложением его с соответствующим масштабом с сигналом ПКН 5, Дл  этого в БВСК 15 (фиг.2) ввод тс  блок 33 задержки, второй регистр 24, второй ПКН 26 и второй аттенюатор 28. Сигнал с выхода последнего блока поступает на второй вход усилител  9, Блок 33 задержки обеспечивает компенсацию задержки ОЗУ 20 и тактируетс  сигналом Ti (фиг.ба).

Блок 4 управлени  (фиг.З) формирует необходимые сигналы дл  регламентации работы цифроаналогового преобразовател  в целом, На выходе счетного устройства 41 в результате воздействи  на его входы сигналов Ti и Та и строчных синхроимпульсов формируетс  двоична  последовательность кодов, синхронна  с сигналом Т1, длительность которой превышает длительность сигнала строчного синхроимпульса (ССИ), Первый дешифратор 37 путем дешифрации кодов с выхода счетного устройства 41 с использованием сигнала Т2 формирует на своих выходах импульсные сигналы г,д,е,ж, (фиг.4г-ж). Логическое устройство 36 путем обработки сигналов е,ж, а также сигналов с,к,л,м с выходов второго счетчика 35 и второго дешифратора 38 формирует остальные выходные сигналы БУ 4.

Логическое устройство 36 реализуетс  по следующему алгоритму:

Вых.1 САДВых. 5 слжлк

Вых.2 -елжж слжлл

Вых.З 1ГгёлмВых 6 д()

слжл(м/л)еле

Вых.4 ДУДЛС Вых. 7 СУКЛД

Вых,8 СА(ЛУМ)ЛД

где v, A- символы логических операций ИЛИ и И соответственно.

Сигнал (фиг.бв) с выхода элемента А - НЕ 39 поступает на тактовый вход первого (реверсивного) счетчика 34 импульсов, работающего в рехшме вычитани  с загрузкой кода предустановки с выхода ПЗУ 40, Дл  этого импульс Заем, возникающий при совпадении нулевого состо ни  на всех выходах первого счетчика 34 с выходным сигналом элемента И - НЕ 39, подаетс  на вход разрешени  записи кода предустановки с выхода ПЗУ 40. Последний под воздействием сигналов с первого и второго выходов второго счетчика 35 импульсов, поступающих на его адресный вход, обеспечивает на своих выходах следующие коды: код ПЗУ-1000 (число 8), а при код (число 9), Второй дешифратор 38, стробируемый сигналом КГИ, формирует на своих выходах (при ) следующие сигналы: м - состо ние счетчика 34 соответствует числу 9

(одна ТВ строка), л - состо ние счетчика 34 соответствует числам 8,.,.,2,1 (восемь ТВ строк); к - состо ние счетчика 34 соответствует числу 0 (одна ТВ строка). Эти сигналы совместно с сигналом с используютс  дл  формировани  соответствующих сигналов. Положительный эффект в цифроанало- говом преобразователе обеспечиваетс  за счет обеспечени  коррекции крутизны преобразовани , коррекции погрешности нелинейности характеристик преобразовани  и смещени , а также за счет выполнени  блока ОЗУ 20 многоканальным.

Claims (6)

1. Формула изобретени  1. Цифроаналоговый преобразователь с автокалибровкой, содержащий источник опорного напр жени , сумматор, первый и второй преобразователи кода в напр жение , управл ющие входы первого из которых подключены к соответствующим выходам мультиплексора, первый и вторые информационные входы которого подключены соответственно к соответствующим выходам формировател  кодов и первого регистра, информационные входы которого  вл ютс  входной шиной преобразуемого кода, второй регистр, первый и второй управл ющие входы которого соединены соответственно с первым и вторым выходами блока управлени , третий, четвертый и п тый выходы которого соединены соответственно с первым, вторым и третьим управл ющими входами блока выработки сигнала коррекции, первый и второй входы блока управлени   вл ютс  первой и второй входными управл ющими шинами, о т л и ч а ю щ и и с   тем, что, с целью повышени  точности и быстродействи  преобразовател , в него введены интегратор, первый и второй аттенюаторы, первый и второй коммутаторы , устройство выборки и хранени  и счетчик импульсов, выходы которого соединены с соответствующими информационными вход ами второго регистра и с соответствующими входами группы управл ющих входов второго преобразовател  кода в напр жение, выход которого соединен с первым информационным входом блока выработки сигнала коррекции, вход опорного напр жени  объединен с входами опорного напр жени  блока выработки сигнала коррекции и первого преобразовател  кода в напр жение, с входом первого аттенюатора и подключен к выходу интегратора, вход которого соединен с выходом первого коммутатора, управл ющие входы которого подключены к соответствующим выходам первой группы выходов блока управлени , а первый и второй информационные входы подключены соответственно к выходу источника оперного напр жени  и к первому выходу сумматора, первый - четвертый информационные входы которого соединены соответственно с первым и вторым выхода- 5 ми блока выработки сигнала коррекции, с выходом первого аттенюатора и через второй аттенюатор - с выходом первого преоб- разовател  кода в напр жение, управл ющий вход сумматора объединен с

   0 управл ющим входом второго преобразовател  кода в напр жение, с четвертым управл ющим входом блока выработки сигнала коррекции, с третьим входом блока управлени  и  вл етс  третьей входной управл ю5 щей шиной, второй выход сумматора соединен с информационным входом устройства выборки и хранени , вторым информационным входом блока выработки сигнала коррекции и первым иифорг.мииь

   0 ным входом второго коммутатора, управл ющий вход которого подключен к шестому выходу блока управлени , выход  вл етс  выходной шиной, а второй информационный вход подключен к выходу устройства

   5 выборки и хранени , управл ющий вход которого подключен к седьмому выходу блока управлени , выходы второй группы выходов которого соединены с соответствующими входами группы управл ющих входов муль0 типлексора, управл ющий вход которого объединен с четвертым входом блока управлени , с п тым управл ющим входом блока выработки сигнала коррекции и  вл етс  четвертой входной управл ющей шиной,

   5 восьмой и дев тый выходы и выходы третьей группы выходов блока управлени  соединены соответственно к тактовым входом счетчика импульсов, с управл ющим входом первого регистра и соответствую0 щими входами группы управл ющих входов блока выработки сигнала коррекции, шестой управл ющий вход которого объединен с вторым управл ющим входом второго регистра , выходы которого объединены с соот5 ветствующими выходами первого регистра и подключены к соответствующим входам группы информационных входов блока выработки сигнала коррекции.
2. 02. Преобразователь по п.1,отличаю

   щ и и с   тем, что сумматор выполнен в виде устройства выборки и хранени  и усилител , первый - четвертый входы которого  вл ютс  соответственно первые - четвертым ин5 формационными входами сумматора, выход усилител  соединен с информационным входом устройства выборки и хранени  и  вл етс  первым выходом сумматора , выходи управл ющий вход устройства выборки и хранени   вл ютс  соответственно

   вторым входом и управл ющим входом сумматора .
3. 3. Преобразователь по п. 1, о т л и ч а ю щ и и с   тем, что блок выработки сигнала коррекции выполнен в виде посто нного и оперативного запоминающих устройств, первого и второго регистров, первого и второго преобразователей кода о напр жение, первого и второго аттенюаторов, первого и второго преобразователей уровн , блока задержки , коммутатора, регистра последовательного приближени  и аналогового компаратора, первый и второй информационные и управл ющий входы которого  вл ютс  соответственно первым и вторым информационными и вторым управл ющим входами блока, выход аналогового компаратора соединен с информационным входом регистра последовательного приближени , управл ющие входы которого  вл ютс  группой управл ющих входов блока, а выходы через коммутатор объединены с соответствующими выходами посто нного запоминающего устройства, с соответствующими вход-выходами оперативного запоминающего устройства и через первый преобразователь уровн  соединены с соответствующими входами первого регистра, управл ющий вход которого подключен к выходу второго преобразовател  уровн , а выходы соединены с соответствующими управл ющими входами первого преобразовател  кода в напр жение, вход опорного напр жени  которого объединен с одноименным входом второго преобразовател  кода в напр жение и  вл етс  одноименным входом блока, вход второго преобразовател  уровн ,  вл ющийс  п тым управл ющим входом блока, объединен с управл ющими входами блока задержки и второго регистра, выходы последнего из которых соединены с соответствующими входами второго преобразовател  кода в напр жение, а информационные входы подключены к соответствующим выходам блока задержки, информационные входы которого объединены с соответствующими адресными входами оперативного запоминающего устройства -и  вл ютс  соответствующими входами группы информационных входов блока, первый, второй и третий управл ющие входы оперативного запоминающего устройства  вл ютс  соответственно первым , третьим и четвертым управл ющими входами блока, входы первого и второго ат тенюаторов соединены с выходами соответственно первого и второго преобразователей кода в напр жение, а выходы  вл ютс  соответственно вторым и первым выходами бло- ка, управл ющий вход коммутатору

   -

    вл етс  шестым управл ющим входом блока ,
4. 4. Преобразователь по п.1, о т л и ч а ю щ и и с   тем, что блок управлени  выполнен

   5 в виде логического устройства первого и второго счетчиков импульсов, первого и второго дешифраторов, посто нного запоминающего устройства, элемента И - НЕ и счетного устройства, первый, второй и тре10 тий входы которого  вл ютс  соответственно первым, третьим и четвертым входами блока, а выходы соединены с соответствующими информационными входами первого дешифратора, управл ющий вход которого

   15 объединен с вторым входом счетного устройства , а первый и второй выходы соединены соответственно с первым и вторым входами логического устройства, третий, четвертый и п тый входы которого подклю20 чены соответственно к первому, второму и третьему выходам второго дешифратора, информационные входы которого подключены к выходам соответствующих разр дов первого счетчика импульсов, а управл ю25 щий вход,  вл ющийс  вторым входом блока , объединен с первым входом элемента И - НЕ, второй вход которого объединен с первым входом счетного устройства, а выход соединен с тактовым входом первого

   30 счетчика импульсов, информационные входы которого подключены к соответствующим выходам посто нного запоминающего устройства, а выход переполнени  соединен со своим входом разрешени  записи и

   35 с тактовым входом второго счетчика импульсов , первый выход которого,  вл ющийс  восьмым выходом блока, соединен с первым входом посто нного запоминающего устройства, второй выход второго счетчика

   40 импульсов,  вл ющийс  первым выходом блока, соединен с вторым входом посто нного запоминающего устройства и с шестым входом логического устройства, выходы с первого по восьмой которого  вл ютс  соот45 ветственно вторым, п тым, третьей группой , шестым, первой группой, второй группой, третьим и четвертым выходами блока, седьмой вход логического устройства ,  вл ющийс  дев тым выходом блока,

   50 подключен к третьему выходу первого дешифратора , четвертый выход которого  вл етс  седьмым выходом блока,
5. 5. Преобразователь по п. 1,отличаю щ и и с   тем, что мультиплексор выполнен 55 в виде регистра сдвига и первого и второго регистров, информационные входы последних  вл ютс  соответственно первыми и вторыми информационными входами мультиплексора , выходы первого регистра обье- динены соответствующими выходами

   второго регистра и соединены с соответствующими информационными входами регистра сдвига, управл ющий вход которого объединен с первыми управл ющими входами первого и второго регистров и  вл етс  управл ющим входом мультиплексора, вторые управл ющие входы первого и второго регистров  вл ютс  соответственно первым и вторым управл ющими входами группы управл ющих входов мультиплексора .
6. 6. Преобразователь по пп.1 и 3, о т л и ч а ю щ и и с   тем, что оперативное запоминающее устройство выполнено в виде N каналов пам ти, каждый из которых состоит из последовательно соединенных регистра адреса, блока пам ти и регистра, а также дешифратора, мультиплексора, демультиплек- сора и элемента НЕ, выход которого соединен с управл ющим входом демультиплексора, а вход,  вл ющийс  первым управл ющим входом оперативного запоминающего устройства , объединен с управл ющим входом мультиплексора, выходы которого соединены

   с соответствующими информационными входами демультиплексора и  вл ютс  вход-выходами оперативного запоминающего устройства, адресные входы мульти- плексора объединены с соответствующими адресными входами демультиплексора, дешифратора , Г4 регистров адреса и  вл ютс  адресными входами оперативного запоминающего устройства, выходы N групп выхо0 дов демультиплексора соединены с соответствующими вход-выходами соответствующих блоков пам ти, управл ющий вход i-ro блока пам ти объединен с управл ющими входами остальных блоков пам ти и

   5  вл етс  вторым управл ющим входом оперативного запоминающего устройства, управл ющий вход 1-го регистра объединен с управл ющим входом 1-го регистра адреса и подключен к 1-му выходу дешифратора, уп0 равл ющий вход которого  вл етс  третьим управл ющим входом оперативного запоминающего устройства, выходы i-ro регистра объединены с соответствующими входами i-x входов мультиплексора.

   и 15. КоммутаторчЭ ЕВСК IS в разомкнутом состои- нии

   ТретийОЗУ 20 отключено от шины дачных

   ЧетвертыйКомпаратор 30 БВСК 15 заблокирован

   П тыйОЗУ 20 наход тс  а режиме считывашш 

   ШестойКоммутатор 12 транслирует сигнал с виходт У71Ч 1

   СедьмойУВХ 13 хранит сигнал синхроимпульса

   ВосьмойНа вход счетчика 16 поступают т ктопие НЧПУЛЬСЫ

   Дев тый Выходы регистра 2 отключены от вхолол блокоп 3 и 15

   Т п Г) л и ц   1

   Таблица 3 Назначение

   Выходы БУ 4 1-  группа

   2-  группа 3-  группа

   Первый Второй

   Третий

   Четвертый

   П тый

   Шестой

   Седьмой

   Восьмой

   Дев тый

   Г

   Коммутатор 7 заблокирован по обоим входам

   Мультиплексор 3 подключен к выходу регистра 14 Регистр 32 БВСК 15 работает в режиме старт- стопного преобразовани 

   Осуществл етс  запись кода счетчика 16 в регистр 14

   Выходы регистра 14 подключены к входам блоков 3 и 15. Коммутатор 31 БВСК 15 в замкнутом состо нии

   ОЗУ 20 отключено от шины данных Компаратор 30 БВСК 15 в рабочем состо нии

   ОЗУ 20 в режиме Считывание с переходом в режим Запись

   Коммутатор 12 транслирует сигнал с выхода УВХ 13 УВХ 13 в режиме хранени  уровн  синхроимпульса На вход счетчика 16 поступают тактовые импульсы Регистр 2 отключен от входов блоков 3 и 15

   Гр.уар,

   1улр.Ы

   Группа

   ЧНф.

   Входов

   бупр.бход

   Таблица 3 Назначение

   Bxt/g

   ВЫ1

   2-й инф.Вход

   1-й инф. Вход

   5упр.Вжд 2упр.8ход

   Фие.2

   1,

   J ЈЈ4

   « I

   5 l1 s

   Л /ч R

   э

   I

   «

   Cs

   Адрес

   Фиг. 5

   ФигЛ

   4

   $ ) 4

   11

   TecmouorcJ с из на si