JP2832619B2 - ディジタルｒｆ方式の超音波診断装置 - Google Patents
ディジタルｒｆ方式の超音波診断装置Info
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- JP2832619B2 JP2832619B2 JP1252356A JP25235689A JP2832619B2 JP 2832619 B2 JP2832619 B2 JP 2832619B2 JP 1252356 A JP1252356 A JP 1252356A JP 25235689 A JP25235689 A JP 25235689A JP 2832619 B2 JP2832619 B2 JP 2832619B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はディジタルRF方式のフェズドアレイ方式の
極短距離ソーナー、特に例えば医療用超音波イメージャ
としての機能を有する超音波診断装置におけるエレメン
ト信号の受波及びビームフォーミングの手段に関する。
極短距離ソーナー、特に例えば医療用超音波イメージャ
としての機能を有する超音波診断装置におけるエレメン
ト信号の受波及びビームフォーミングの手段に関する。
［従来の技術］ 第６図は従来のディジタルRF方式の超音波診断装置の
ビームフォーマーの周辺の回路構成を示すブロック図で
ある。図において、（10）はA/D変換器である。このA/D
変換器（10）はΔ−Σトラッカー（11）及びディシメー
ションフィルタ（16）から構成されている。Δ−Σトラ
ッカー（11）は加算器（12）、フィルタ（13）、増幅器
（14）及びフィルタ（15）から構成されている。（20）
はディジタルビームフォーマーである。なお、この図に
おいては１チャネル分のA/D変換器（10）のみが図示さ
れており、他のチャネルの分は省略されている。
ビームフォーマーの周辺の回路構成を示すブロック図で
ある。図において、（10）はA/D変換器である。このA/D
変換器（10）はΔ−Σトラッカー（11）及びディシメー
ションフィルタ（16）から構成されている。Δ−Σトラ
ッカー（11）は加算器（12）、フィルタ（13）、増幅器
（14）及びフィルタ（15）から構成されている。（20）
はディジタルビームフォーマーである。なお、この図に
おいては１チャネル分のA/D変換器（10）のみが図示さ
れており、他のチャネルの分は省略されている。
従来のディジタルRF方式の超音波診断装置は上記のよ
うに構成されており、各エレメントのRF信号E1（ｋ）は
Δ−Σトラッカー（11）及びディシメーションフィルタ
（16）を経て２進ディジタル信号語列に変換されてディ
ジタルビームフォーマー（20）に入力し、そこで信号処
理が施されて後続する装置（図示せず）に送り出され
る。
うに構成されており、各エレメントのRF信号E1（ｋ）は
Δ−Σトラッカー（11）及びディシメーションフィルタ
（16）を経て２進ディジタル信号語列に変換されてディ
ジタルビームフォーマー（20）に入力し、そこで信号処
理が施されて後続する装置（図示せず）に送り出され
る。
［発明が解決しようとする課題］ 上記のような従来のディジタルRF方式の超音波診断装
置では、各チャネルのデータの語のワードレートがナイ
キスト条件にかなっていればよいので、まず中心周波数
f0の信号に対しては4f0のサンプリングレートでもって
サンプリングにかければ足りていた。しかし、A/D変換
器の手法が何であれ、データの語の扱いはパラレルでな
ければならず、ディジタルビームフォーマー（20）は相
応の入力線数を必要とし、また、タイミングの正確さも
必須となり、装置が複雑とならざるをえなかった。
置では、各チャネルのデータの語のワードレートがナイ
キスト条件にかなっていればよいので、まず中心周波数
f0の信号に対しては4f0のサンプリングレートでもって
サンプリングにかければ足りていた。しかし、A/D変換
器の手法が何であれ、データの語の扱いはパラレルでな
ければならず、ディジタルビームフォーマー（20）は相
応の入力線数を必要とし、また、タイミングの正確さも
必須となり、装置が複雑とならざるをえなかった。
この発明は、かかる問題点を解決するためになされた
もので、構成をより簡素化したディジタルRF方式の超音
波診断装置を提供することを目的とする。
もので、構成をより簡素化したディジタルRF方式の超音
波診断装置を提供することを目的とする。
［課題を解決するための手段］ この発明に係るディジタルRF方式の超音波診断装置
は、各チャネルの信号がそれぞれ入力する１次のΔ−Σ
トラッカー（又はパルス幅変調器）と、１次のΔ−Σト
ラッカー（又はパルス幅変調器）の出力をそれぞれ遅延
・加算するディジタルビームフォーマーと、該ビディジ
タルビームフォーマーの出力信号をディジタル信号に変
換する１個のディシメーションフィルタとを有する。
は、各チャネルの信号がそれぞれ入力する１次のΔ−Σ
トラッカー（又はパルス幅変調器）と、１次のΔ−Σト
ラッカー（又はパルス幅変調器）の出力をそれぞれ遅延
・加算するディジタルビームフォーマーと、該ビディジ
タルビームフォーマーの出力信号をディジタル信号に変
換する１個のディシメーションフィルタとを有する。
また、この発明に係るディジタルRF方式の超音波診断
装置は、一次のΔ−Σトラッカーの代わりに、２次以上
の高次のΔ−Σトラッカーを用い、ディジタルビームフ
ォーマーにおける加算前の位置に、各チャネル毎にリニ
ヤライザーを挿入する。
装置は、一次のΔ−Σトラッカーの代わりに、２次以上
の高次のΔ−Σトラッカーを用い、ディジタルビームフ
ォーマーにおける加算前の位置に、各チャネル毎にリニ
ヤライザーを挿入する。
また、この発明に係るディジタルRF方式の超音波診断
装置の一例においては、ディシメーションフィルタとし
てアナログフィルタを用いる。
装置の一例においては、ディシメーションフィルタとし
てアナログフィルタを用いる。
［作 用］ この発明においては、各チャネル毎にディシメーショ
ンフィルタを設けずに、ディジタルビームフォーマーの
後に１個のディシメーションフィルタを設けるようにし
たので、構成が簡単になる。
ンフィルタを設けずに、ディジタルビームフォーマーの
後に１個のディシメーションフィルタを設けるようにし
たので、構成が簡単になる。
また、この発明においては、各チャネル毎にリニヤラ
イザーを挿入したので、チップレートの低速化が可能に
なっている。
イザーを挿入したので、チップレートの低速化が可能に
なっている。
また、この発明においては、ディシメーションフィル
タの代りにアナログフィルタを用いているので、その出
力に合成された音線のエコーのアナログ信号が得られ
る。
タの代りにアナログフィルタを用いているので、その出
力に合成された音線のエコーのアナログ信号が得られ
る。
［実施例］ 第１図はこの発明の一実施例に係るディジタルRF方式
の超音波診断装置のビームフォーマーの周辺の回路構成
を示す図である。図におて、（11）〜（15）は第６図に
示した上記従来装置を全く同一のものである。（30）は
この実施例に係るディジタルビームフォーマーである。
（31）は共通のディシメーションフィルタである。
の超音波診断装置のビームフォーマーの周辺の回路構成
を示す図である。図におて、（11）〜（15）は第６図に
示した上記従来装置を全く同一のものである。（30）は
この実施例に係るディジタルビームフォーマーである。
（31）は共通のディシメーションフィルタである。
第２図はディジタルビームフォーマー（30）の遅延・
加算部分の構成を示すブロック図である。図において、
（40−１），（40−２），（40−３），…（40−64）は
それぞれ各チャネルのΔ−Σトラッカーのコンパレータ
出力が入力する可変長シフトレジスタであり、各チャネ
ルにつき１個の長大な（例えば10μsec分）、但し、ビ
ットレートがΔ−Σトラッカーのそれに十分見合うよう
な高速さ（例えば≦10ns）をもったもので構成する。
（41）はこの全可変長シフトレジスタの出力を加算する
加算器である。この実施例ではΔ−Σトラッカーとして
１次のものを用いており、各チャネル当り１ビットなの
で、チャネル数分の並列入力端子を有する加算器で構成
する。
加算部分の構成を示すブロック図である。図において、
（40−１），（40−２），（40−３），…（40−64）は
それぞれ各チャネルのΔ−Σトラッカーのコンパレータ
出力が入力する可変長シフトレジスタであり、各チャネ
ルにつき１個の長大な（例えば10μsec分）、但し、ビ
ットレートがΔ−Σトラッカーのそれに十分見合うよう
な高速さ（例えば≦10ns）をもったもので構成する。
（41）はこの全可変長シフトレジスタの出力を加算する
加算器である。この実施例ではΔ−Σトラッカーとして
１次のものを用いており、各チャネル当り１ビットなの
で、チャネル数分の並列入力端子を有する加算器で構成
する。
上記のように構成されたディジタルRF方式の超音波診
断装置においては、システムクロックφとしては中心周
波数f0の100〜200倍の又はそれ以上のものを用いて、全
てのチャネルのΔ−Σトラッカーをそのシステムクロッ
クで同期運転する。そして、各クロック毎に出てくる各
チャネルのΔ−Σトラッカーのコンパレータ出力（２値
信号）を、従来のように個々にディシメーションフィル
タを通さずに、直接ディジタルビームフォーマー（30）
の可変長シフトレジスタ（40−１），（40−２），（40
−３），…（40−64）に同一のタイミングで入力する。
断装置においては、システムクロックφとしては中心周
波数f0の100〜200倍の又はそれ以上のものを用いて、全
てのチャネルのΔ−Σトラッカーをそのシステムクロッ
クで同期運転する。そして、各クロック毎に出てくる各
チャネルのΔ−Σトラッカーのコンパレータ出力（２値
信号）を、従来のように個々にディシメーションフィル
タを通さずに、直接ディジタルビームフォーマー（30）
の可変長シフトレジスタ（40−１），（40−２），（40
−３），…（40−64）に同一のタイミングで入力する。
そして、可変長シフトレジスタ（40−１），（40−
２），（40−３），…（40−64）の長さ（段数）を変え
ることでビームフォーミングに必要な遅延分布を実現
し、その遅延分布出力は加算器（41）で加算され、その
結果のディジタル的な合成出力が全チャネル共通のディ
シメーションフィルタ（31）に出力し、このディシメー
ションフィルタ（31）からディジタルビームフォーマー
を形成する信号が出力される。
２），（40−３），…（40−64）の長さ（段数）を変え
ることでビームフォーミングに必要な遅延分布を実現
し、その遅延分布出力は加算器（41）で加算され、その
結果のディジタル的な合成出力が全チャネル共通のディ
シメーションフィルタ（31）に出力し、このディシメー
ションフィルタ（31）からディジタルビームフォーマー
を形成する信号が出力される。
第３図はディジタルビームフォーマー（30）の遅延・
加算部分の他の構成例を示すブロック図であり、この実
施例では部分加算方式を採用している。図において、
（42）〜（45）はそれぞれ15チャネル分の並列入力端子
を有する加算器である。（46）は加算器（42）〜（45）
の出力を加算する加算器である。
加算部分の他の構成例を示すブロック図であり、この実
施例では部分加算方式を採用している。図において、
（42）〜（45）はそれぞれ15チャネル分の並列入力端子
を有する加算器である。（46）は加算器（42）〜（45）
の出力を加算する加算器である。
この実施例では各チャネルの信号が可変長シフトレジ
スタ（40−１）〜（40−64）に送り出され、加算器（4
2）は可変長シフトレジスタ（40−１）〜（40−15）か
らの出力を加算して４ビットの信号を出力し、他の加算
器（43），（44），（45）も同様にして可変長シフトレ
ジスタの出力を加算して出力する。加算器（46）は加算
器（42）〜（45）の出力を加算して例えば６ビットのデ
ータ構成からなる出力信号をディシメーションフィルタ
（31）に送り出す。
スタ（40−１）〜（40−64）に送り出され、加算器（4
2）は可変長シフトレジスタ（40−１）〜（40−15）か
らの出力を加算して４ビットの信号を出力し、他の加算
器（43），（44），（45）も同様にして可変長シフトレ
ジスタの出力を加算して出力する。加算器（46）は加算
器（42）〜（45）の出力を加算して例えば６ビットのデ
ータ構成からなる出力信号をディシメーションフィルタ
（31）に送り出す。
第４図はディジタルビームフォーマー（30）の遅延・
加算部分の他の構成例を示すブロック図であり、この実
施例では可変遅延レジスタを加算器の間に分布して必要
なシフトレジスタの全長を減らしている。図において、
（47），（48），（49），（50）はそれぞれ加算器であ
る。（51−１）〜（51−７）（以下（51）という）は可
変長シフトレジスタであり、同様なものが更に57個ある
が図示を省略してある。（52）は加算器（47）からの３
ビットの信号線に対応して設けられた３個の可変長シフ
トレジスタであり、同様なものが更に７個あるが図示を
省略してある。（53），（54）はそれぞれ加算器（4
8），（49）からの５ビットの信号線に対応して設けら
れた５個の可変長シフトレジスタである。
加算部分の他の構成例を示すブロック図であり、この実
施例では可変遅延レジスタを加算器の間に分布して必要
なシフトレジスタの全長を減らしている。図において、
（47），（48），（49），（50）はそれぞれ加算器であ
る。（51−１）〜（51−７）（以下（51）という）は可
変長シフトレジスタであり、同様なものが更に57個ある
が図示を省略してある。（52）は加算器（47）からの３
ビットの信号線に対応して設けられた３個の可変長シフ
トレジスタであり、同様なものが更に７個あるが図示を
省略してある。（53），（54）はそれぞれ加算器（4
8），（49）からの５ビットの信号線に対応して設けら
れた５個の可変長シフトレジスタである。
この実施例では可変長シフトレジスタ（51）で遅延さ
れた各チャネルの信号は加算器（47）で加算され、その
出力は可変シフトレジスタ（52）に入力し、そこで遅延
された後加算器（48），（49）で加算され、その出力は
可変シフトレジスタ（53），（54）でそれぞれ遅延され
る。この遅延結果は加算器（50）で加算され、その結果
結果は６ビットの信号構成からなり、ディシメーション
フィルタ（31）に送り出される。
れた各チャネルの信号は加算器（47）で加算され、その
出力は可変シフトレジスタ（52）に入力し、そこで遅延
された後加算器（48），（49）で加算され、その出力は
可変シフトレジスタ（53），（54）でそれぞれ遅延され
る。この遅延結果は加算器（50）で加算され、その結果
結果は６ビットの信号構成からなり、ディシメーション
フィルタ（31）に送り出される。
ところで、上記実施例ではA/D変換器のサブシステム
としてΔ−Σトラッカーを用いた例を示したが、S/Nを
向上させるためにステップサイズが可変のもの（適応型
デルタ変調（ADM）方式）を使用することが考えられ
る。しかし、そのときΔ−Σトラッカー系の出力の２値
信号はそのまま積分回路又はローパスフィルタにかけて
も元のアナログ信号に戻らないものになってしまってい
るので、それに対応した信号処理が必要になる。第６図
はそのような信号処理を考慮した回路図である。図にお
いて、（60）はリニヤライザーであり、これはシフトレ
ジスタ（61）及び状態変化表が格納されたPROM（62）か
ら構成されている。このシフトレジスタ（61）には各チ
ャネルの２次以上の高次のΔ−Σトラッカーからの２値
信号が入力し、この信号に「１」の連続又は「０」の連
続のパターンがきたら、PROM（62）により対応すべき加
算値（ステップサイズ）を与える。このようにすること
で、より遅いクロックレートで、またより広いダイナミ
ックレンジまでこの発明を適用することができる。
としてΔ−Σトラッカーを用いた例を示したが、S/Nを
向上させるためにステップサイズが可変のもの（適応型
デルタ変調（ADM）方式）を使用することが考えられ
る。しかし、そのときΔ−Σトラッカー系の出力の２値
信号はそのまま積分回路又はローパスフィルタにかけて
も元のアナログ信号に戻らないものになってしまってい
るので、それに対応した信号処理が必要になる。第６図
はそのような信号処理を考慮した回路図である。図にお
いて、（60）はリニヤライザーであり、これはシフトレ
ジスタ（61）及び状態変化表が格納されたPROM（62）か
ら構成されている。このシフトレジスタ（61）には各チ
ャネルの２次以上の高次のΔ−Σトラッカーからの２値
信号が入力し、この信号に「１」の連続又は「０」の連
続のパターンがきたら、PROM（62）により対応すべき加
算値（ステップサイズ）を与える。このようにすること
で、より遅いクロックレートで、またより広いダイナミ
ックレンジまでこの発明を適用することができる。
また、出力ビットストリームを積分回路又はローパス
フィルタを通しさえすれば元の信号になるという点で
は、Δ−Σトラッカーの他にパルス幅変調器があり、Δ
−Σトラッカーをパルス幅変調器に置き換えた構成によ
っても全く同様な動作が得られる。
フィルタを通しさえすれば元の信号になるという点で
は、Δ−Σトラッカーの他にパルス幅変調器があり、Δ
−Σトラッカーをパルス幅変調器に置き換えた構成によ
っても全く同様な動作が得られる。
また、第１図の実施例においてディシメーションフィ
ルタ（31）としてアナログフィルタを用いれば、その出
力に合成された音線のエコーのアナログ信号が得られ
る。
ルタ（31）としてアナログフィルタを用いれば、その出
力に合成された音線のエコーのアナログ信号が得られ
る。
［発明の効果］ 以上のようにこの発明によれば各チャネル毎にディシ
メーションフィルタを設けずに、ディジタルビームフォ
ーマーの後に１個のディシメーションフィルタを設ける
ようにしたので、構成が簡単になる。また、Δ−Σトラ
ッカーを用いた場合にはΔ−Σオーバーサンプリング式
のA/D変換の特徴が全て生かされる。ディシメーション
フィルタとして１個のアナログフィルタを設けた場合に
はそれだけで合成された音線のエコーのアナログ信号が
得られる。
メーションフィルタを設けずに、ディジタルビームフォ
ーマーの後に１個のディシメーションフィルタを設ける
ようにしたので、構成が簡単になる。また、Δ−Σトラ
ッカーを用いた場合にはΔ−Σオーバーサンプリング式
のA/D変換の特徴が全て生かされる。ディシメーション
フィルタとして１個のアナログフィルタを設けた場合に
はそれだけで合成された音線のエコーのアナログ信号が
得られる。
第１図はこの発明の一実施例に係るディジタルRF方式の
超音波診断装置のビームフォーマーの周辺の回路構成を
示す図、第２図〜第４図はそれぞれディジタルビームフ
ォーマーの遅延・加算部分の構成例を示すブロック図、
第５図はリニアライザの構成例を示すブロック図、第６
図は従来のディジタルRF方式の超音波診断装置のビーム
フォーマーの周辺の回路構成を示す図である。 図において、（11）はΔ−Σトラッカー、（30）はディ
ジタルビームフォーマー、（31）はディシメーションフ
ィルタである。
超音波診断装置のビームフォーマーの周辺の回路構成を
示す図、第２図〜第４図はそれぞれディジタルビームフ
ォーマーの遅延・加算部分の構成例を示すブロック図、
第５図はリニアライザの構成例を示すブロック図、第６
図は従来のディジタルRF方式の超音波診断装置のビーム
フォーマーの周辺の回路構成を示す図である。 図において、（11）はΔ−Σトラッカー、（30）はディ
ジタルビームフォーマー、（31）はディシメーションフ
ィルタである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) A61B 8/00 G01N 29/22
Claims (4)
- 【請求項１】各チャネルの信号がそれぞれ入力する１次
のΔ−Σトラッカーと、該１次のΔ−Σトラッカーの出
力をそれぞれ遅延・加算するディジタルビームフォーマ
ーと、該ディジタルビームフォーマーの出力信号をディ
ジタル信号に変換して出力する１個のディシメーション
フィルタとを有することを特徴とするディジタルRF方式
の超音波診断装置。 - 【請求項２】一次のΔ−Σトラッカーの代わりに、２次
以上の高次のΔ−Σトラッカーを用い、ディジタルビー
ムフォーマーの加算前の位置に、各チャネル毎にリニヤ
ライザーを挿入したことを特徴とする請求項１記載のデ
ィジタルRF方式の超音波診断装置。 - 【請求項３】一次のΔ−Σトラッカーの代わりに、パル
ス幅変調器を用いたことを特徴とする請求項１記載のデ
ィジタルRF方式の超音波診断装置。 - 【請求項４】ディシメーションフィルタとしてアナログ
フィルタを用いたことを特徴とする請求項１又は２記載
のディジタルRF方式の超音波診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252356A JP2832619B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタルｒｆ方式の超音波診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252356A JP2832619B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタルｒｆ方式の超音波診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114449A JPH03114449A (ja) | 1991-05-15 |
| JP2832619B2 true JP2832619B2 (ja) | 1998-12-09 |
Family
ID=17236154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252356A Expired - Fee Related JP2832619B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタルｒｆ方式の超音波診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832619B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9126944D0 (en) * | 1991-12-19 | 1992-02-19 | Secr Defence | A digital beamforming array |
| CH689471A5 (de) * | 1994-05-05 | 1999-04-30 | Landis & Gyr Tech Innovat | Anordnung zum Summieren von Produkten zweier gleichen oder unterschiedlichen Signale. |
| US5565867A (en) * | 1995-08-23 | 1996-10-15 | General Electric Company | Distributed analog to digital converter with optical links |
| US5997479A (en) * | 1998-05-28 | 1999-12-07 | Hewlett-Packard Company | Phased array acoustic systems with intra-group processors |
| EP1744174A1 (en) * | 2005-07-12 | 2007-01-17 | Mitel Networks Corporation | Oversampled phased array beamformer |
-
1989
- 1989-09-29 JP JP1252356A patent/JP2832619B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03114449A (ja) | 1991-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |