KR0152343B1

KR0152343B1 - 디지탈 트랜스폼 코더의 연산보정회로

Info

Publication number: KR0152343B1
Application number: KR1019950011395A
Authority: KR
Inventors: 이희수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-05-10
Filing date: 1995-05-10
Publication date: 1998-10-15
Also published as: KR960042332A

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야: 트랜스폼방식으로 신호를 엔코딩 또는 디코딩하는 디지털 트랜스폼 코더의 연산보정회로.

2. 발명이 해결하고자하는 기술적 과제 : 소레벨의 입력신호에 대해 고정소수점처리의 연산정도를 적응적으로 증가시킬 수 있는 디지털 트랜트포머 코더의 연산 보정회로를 제공한다.

3. 발명의 해결방법의 요지: 소정 개수의 블록단위의 입력신호를 입력받아 소정시간 지연하여 출력하는 지연부와, 블록단위 입력신호의 피크치를 검출하여, 입력신호의 스케일을 검출하고 스케일과 반비례 관계를 가진 스케일 검출신호를 생성 출력하는 스케일검출부와, 지연부의 출력신호를 입력받으며 상기 스케일 검출신호에 대응하여 상기 지연부의 출력신호를 증폭 출력하는 스케일업부와, 스케일업부의 출력신호를 입력받아 고정 소수점연산을 수행하여 연산결과신호를 출력하는 고정소수점처리부와, 연산결과신호를 입력받으며, 상기 스케일 검출신호에 대응하여 상기 연산결과신호를 감쇄 출력하는 스케일다운부를 구성한다.

4. 발명의 중요한 용도 : 디지털 트랜스폼 코더에서 사용될 수 있다.

Description

디지털 트랜스폼 코더의 연산보정회로

제1도는 본 발명의 바람직한 일 실시예에 따른 디지털 트랜스폼 코더의 연산 보정회로의 블록구성도이다.

제2도는 제1도의 구성중 스케일검출부의 상세 구성도이다.

제3도는 일반적인 N개의 입력신호롤 구성되는 블록단위 입력신호의 파형을 도시하고 있는 신호상태도이다.

본 발명은 입력되는 신호를 엔코딩 또는 디코딩하는 디지털 트랜스폼 코더(digital transform coder)에 관한 것으로서, 특히 상기 디지털 트랜스폼 코더의 연산보정회로에 관한 것이다.

일반적으로 디지털 트랜스폼 코더의 연산보정회로에서는 입력신호를 정확하게 처리하기 위해서 부동소수점(floating point) 처리를 사용하는 것이 바람직하나, 실제로 시스템을 설계하는 경우에는 시스템의 제조단가를 낮추기 위해 프로세서의 구성이 용이한 고정소수점처리기(fixed point processor)를 사용한다.

그런데 상기 고정소수점처리를 하는 종래의 고정소수점처리의 경우에는 입력신호의 레벨이 작은 경우에 양자화에러가 입력신호레벨을 초과하는 경우가 생겨서 신호의 왜곡률이 증가하게 된다는 문제점이 발생하였다.

따라서 본 발명의 목적은 소정레벨의 입력신호에 대해 고정소수점처리의 연산정도를 적응적으로 가변시킬 수 있는 디지털 트랜스폼 코더의 연산보정회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 디지털 트랜스폼 코더의 연산보정회로에 있어서,

소정 갯수의 블록단위의 입력신호를 입력받아 소정시간 지연하여 출력하는 지연부와,

상기 블록단위 입력신호의 피크치를 검출하여, 입력신호의 스케일을 검출하고 스케일과 반비례 관계를 가진 스케일 검출신호를 생성 출력하는 스케일검출부와,

상기 지연부의 출력신호를 입력받으며 상기 스케일 검출신호에 대응하여 상기 지연부의 출력신호를 증폭 출력하는 스케일업부와,

상기 스케일업부의 출력신호를 입력받아 고정 소수점연산을 수행하여 연산결과신호를 출력하는 고정소수점처리부와,

상기 연산결과신호를 입력받으며, 상기 스케일 검출신호에 대응하여 상기 연산결과신호를 감쇄 출력하는 스케일다운부를 구성한다.

본 발명에서는 입력신호의 레벨이 작은 경우에 고정소수점처리시에 에러가 발생하는 것에 착안하여 입력신호의 스케일을 파악하여 스케일이 작을 경우에 입력 신호를 증폭한 후 고정소수점처리를 수행하여 에러 발생을 줄이고, 고정소수점처리의 수행 후에 다시 해당 신호의 스케일을 원신호의 스케일과 같아지도록 고정소수점처리 후의 신호를 감쇄함을 특징으로 한다.

이하 본 발명의 바람직한 구성 및 동작의 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 바람직한 일 실시예에 따른 디지털 트랜스폼 코더의 연산보정회로의 블록구성도로서, 지연부(10)는 N개의 입력신호로 구성되는 블록단위의 입력신호를 입력받아 소정시간 지연하여 출력한다. 스케일검출부(50)는 상기 N비트 블록단위 입력신호를 입력받아 상기 입력신호들의 피크치를 검출하여 입력신호의 스케일을 검출하고, 검출한 스케일을 검출하고, 검출한 스케일에 반비례하여 스케일 업/다운을 정도로 나타내는 스케일 검출신호를 생성출력한다. 스케일업부(20)는 상기 지연부(10)로부터 지연출력되는 상기 블록단위의 입력신호를 입력받아 상기 스케일 검출신호에 대응하여 증폭 출력한다. 고정소수점처리부(30)는 상기 스케일업부(20)에서 출력된 신호를 입력받아 고정 소수점연산을 행하여 그 연산결과신호를 출력한다. 스케일다운부(40)는 상기 고정소수점처리부(30)로부터 연산결과신호를 입력받으며, 상기 스케일검출신호에 대응하여 상기 연산결과신호를 감쇄출력한다. 또한 제2도는 상술한 제1도의 구성중 상기 스케일검출부(50)의 상세 구성도로서, 상기 N개의 입력신호로 구성되는 블록단위의 입력신호로부터 스케일 검출을위해 에지비트를 검출하여 출력하는 에지비트검출기(52)와, 상기 검출된 에지비트를 입력받아 그 최소치를 추출하여 그에 대응하는 스케일 검출신호를 생성출력하는 스케일추출기(54)로 구성된다.

이하 상술한 제1도 및 제2도의 구성을 참조하여 본 발명의 바람직한 일 실시예의 동작을 살펴보면, 먼저 상기 지연부(10)는 A/D컨버터(도시되지 않음)로부터 블록단위로 입력되는 입력신호를 소정 시간 지연시켜 출력한다. 이때 상기 지연시간은 에지비트검출기(52)와 스케일추출기(54)에 의해 해당 입력신호의 스케일 검출신호를 생성하여 출력하는 처리시간에 대응된다. 상기 입력신호는 트랜스폼방식을 사용하게 되므로 엔코더의 경우는 N개의 시간축 성분신호가 입력되게 되고, 디코더의 경우는 N개의 주파수축 성분신호가 입력된다.

한편 스케일검출부(50)는 N개 블록 입력신호의 레벨을 검출하여 어느정도 스케일 업 할 수 있는지를 결정한다. 즉, 제2도에 도시된 바와 같은 스케일검출부(50)내의 에지비트검출기(52)는 제3도에 도시된 바와 같이 각 블럭이 N개로 구성되는 입력신호에 대해서 에지비트를 검출하고, 스케일추출기(54)는 검출된 에지비트로부터 스케일을 제어하기 위한 스케일 검출신호를 출력한다.

일예로 에지비트검출기(52)에 입력되는 한 블록내의 입력신호가 4개이고, 각 입력신호의 길이가 8비트인 경우에, 각 입력신호의 에지비트는 다음과 같이 검출된다.

입력신호 에지비트

00000100 (+4) → 6

00011100 (+28) → 4

11111111 (-1) → 8

11111000 (-8) → 6

각 입력신호에 대한 에지비트는 최상위비트(MSB)로부터 시작하여 몇번째부터 비트가 토글(toggle)되었는가를 나타내는 데이터이며, 에지비트검출기(52)는 상기 검출된 에지비트를 출력한다. 이러한 에지비트에 의해 입력신호의 스케일을 파악할 수 있는데, 에지비트 값과 스케일 크기는 반비례 관계에 있다. 즉 입력신호가 8비트 데이터인 경우를 예로 들면, 입력신호는 0(00000000) ∼ 127(01111111)과, -1(11111111) ∼ -128(10000000)까지 있을 수 있고, 신호의 스케일이 클수록 127 또는 -128에 근접하게 되므로, 해당 신호는 최상비트로부터 시작하여 근접한 비트가 토글된다. 보다 상세히 설명하면, 입력신호가 1(00000001)인 경우에는 최상위비트로부터 시작하여 7번째 비트가 토글하며, 2(00000010)인 경우에는 6번째 비트가 토글하며, 4(00000100)인 경우에는 5번째 등등으로 나타나며, 입력신호가 -2(11111110)인 경우에는 최상위비트로부터 시작하여 7번째 비트가 토글하며, -4(11111100)인 경우에는 6번째 비트가 토글하는 등등으로 나타나는 바와 같이, 입력신호의 스케일이 클수록 상기 에지비트의 값은 작아짐을 볼 수 있다. 상기에서 0과 -1은 8번째 비트까지 토글하는 비트가 없으므로, 에지비트를 8로 설정한다.

상기와 같이 에지비트검출기(52)는 입력신호의 에지비트를 검출하여 이를 스케일추출기 (54)로 제공하게 되며, 이후 스케일추출기(54)는 상기 에지비트검출기(52)로부터 입력되는 N개의 에지비트데이타 중 최소치를 구하고, 상기 에지비트데이타로부터 스케일 검출신호의 값을 구한다. 이때 스케일 검출신호 값의 계산은 에지비트의 `최소치-2`로 하는데, 이는 디지털 데이터의 상위 비트(MSB)가 사인비트(sign bit)이므로, 이를 고려하고, 또한 신호처리중의 오버플로(overflow)하여 1비트를 추가로 더 고려한 것이다. 또한 이때 최소치가 1인 경우에는 스케일 검출신호의 값은 -1이 아니라 0으로 설정할 수도 있다. 따라서 상기 예에서는, 스케일검출기 50으로부터 출력되는 스케일 검출신호의 값이 2가 된다.

스케일업부(20)는 상기 지연부(10)로부터 입력되는 N개의 입력신호를 상기 스케일, 즉 스케일 검출신호 값에 대응하여 증폭시켜 출력한다. 따라서 결국 입력 신호의 스케일이 작을 경우수록 상기 스케일어부(20)는 증폭비를 크게 한다. 상기 스케일업부(20)는 통상의 디지털 로직회로인 경우에 좌쉬프트 레지스터르 사용하여 하기와 같이 입력신호를 좌로 2비트(스케일량)를 쉬프트하여 증폭 출력한다.

입력 데이터 → 출력 데이터

00000100 → 00010000 (+16)

00011100 → 01110000 (+12)

11111111 → 11111100 (-4)

11111000 → 11100000 (-32)

이후 고정소수점처리부(30)는 실제로 연산을 행하는 부분으로, 트랜스폼을 행하는 부분과 기타의 필터링부분이 해당된다. 상기 고정소수점처리부(30)의 구현은 DSP 코어(Core)와 같은 범용 프로세서를 사용할 수도 있고, 설계자에 의해 직접로직레벨로 디자인 될 수도 있다. 상기 고정소수점처리부(30)는 상기 스케일업부(20)의 출력데이타를 고정 소수점 연산하여 그 연산값을 연산결과신호로 출력한다. 그리고 스케일다운부(40)는 상기 연산결과신호를 입력받으며, 상기 스케일량, 즉 상기 스케일 검출신호에 대응하여 상기 연산결과신호의 스케일을 다운시키며, 통상의 우쉬프트레지스터가 사용될 수 있다.

상술한 바와 같이 본 발명은 입력신호의 레벨이 허용최대치로 되는 경우는 증폭 및 감쇄동작을 수행하지 않고 입력신호의 레벨이 작은 경우에 신호처리중에 발생되는 언더플로(underflow)를 방지하기 위하여 상기 증폭 및 감쇄동작을 수행하므로, 입력신호의 레벨이 작은 경우에 발생되는 연산에러를 최소화시킬 수 있는 장점이 있다.

Claims

디지털 트랜스폼 코더의 연산보정회로에 있어서, 소정 개수의 블록단위의 입력신호를 입력받아 소정시간 지연하여 출력하는 지연부와, 상기 블록단위 입력신호의 피크치를 검출하여, 입력신호의 스케일을 검출하고 스케일과 반비례 관계를 가진 스케일 검출신호를 생성 출력하는 스케일검출부와, 상기 지연부의 출력신호를 입력받으며 상기 스케일 검출신호에 대응하여 상기 지연부의 출력신호를 증폭 출력하는 스케일업부와, 상기 스케일업부의 출력신호를 입력받아 고정 소수점연산을 수행하여 연산결과신호를 출력하는 고정소수점처리부와, 상기 연산결과신호를 입력받으며, 상기 스케일 검출신호에 대응하여 상기 연산결과신호를 감쇄 출력하는 스케일다운부로 구성함을 특징으로 하는 디지털 트랜스폼 코더의 연산 보정 회로,
제1항에 있어서, 상기 스케일검출부는: 상기 블록단위 입력신호내의 데이터로부터 에지비트를 검출하여 출력하는 에지비트검출기와, 검출된 에지비트를 입력받아 최소치에 따른 상기 스케일 검출신호를 출력하는 스케일추출기로 구성함을 특징으로 하는 디지털 트랜스폼 코더의 연산보정회로,
제1항에 있어서: 상기 스케일업부는 상기 지연부로부터 제공되는 블록단위신호를 상기 스케일 검출신호에 따라 좌로 쉬프트시켜 출력하는 좌쉬프트 레지스터임을 특징으로 하는 디지털 트랜스폼 코더의 연산보정회로.
제1항에 있어서: 상기 스케일다운부는 상기 고정 소수점 처리수단으로부터의 제공된 연산결과신호를 상기 스케일 검출신호에 따라 우로 쉬프트시켜 출력하는 우쉬프트 레지스터임을 특징으로 하는 디지털 트랜스폼 코더의 연산보정회로.
디지털 트랜스폼 코더의 연산보정회로에 있어서, 소정 갯수의 블록단위이 입력신호를 입력받아 소정시간 지연하여 출력하는 지연부와, 상기 블록단위 입력신호내의 데이터로부터 에지비트를 검출하여 출력하는 에지비트검출기와, 검출된 에지비트를 입력받아 최소치에 따른 상기 스케일 검출신호를 출력하는 스케일추출기와, 상기 지연부로부터 출력되는 블록단위신호를 상기 스케일 검출신호에 따라 좌로 쉬프트시켜 출력하는 좌쉬프트 레지스터와, 상기 좌쉬프트 레지스터의 출력신호를 입력받아 고정 소수점연산을 수행하여 연산결과신호를 출력하는 고정소수점처리부와, 상기 고정 소수점 처리수단으로부터의 출력되는 연산결과신호를 상기 스케일검출신호에 따라 우로 쉬프트시켜 출력하여 우쉬프트 레지스터와, 연산결과신호를 입력받으며, 상기 스케일 검출신호에 대응하여 상기 연산결과신호를 감쇄 출력하는 스케일다운부로 구성함을 특징으로 하는 디지털 트랜스폼 코더의 연산 정보 회로.