DE4237875C2

DE4237875C2 - Delta-Sigma-Konverter n-ter Ordnung und Verfahren zur Delta-Sigma-Konvertierung

Info

Publication number: DE4237875C2
Application number: DE4237875A
Authority: DE
Inventors: Michael J Duffy; Navdeep Singh Sooch
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1991-11-13
Filing date: 1992-11-10
Publication date: 1996-01-11
Anticipated expiration: 2012-11-11
Also published as: US5196850A; DE4237875A1; GB2261561B; JP2704480B2; GB9217800D0; GB2261561A; JPH06181438A

Description

Die vorliegende Erfindung betrifft einen Digital/Analog-Konverter, insbesondere die Architektur des im Digitalteil verwendeten Delta-Sigma-Modulators, sowie ein Verfahren zur Durchführung einer Delta-Sigma-Konvertierung.

Bei der heute üblichen Digital/Analog-Wandlung werden ver schiedene Arten von Umwandlungstechniken mit Oversampling benutzt. Dabei wird typischerweise ein Delta-Sigma-Modulator in Verbindung mit herkömmlichen Techniken zur Unterdrückung des Oversampling-Rauschens unter Verwendung von digitalen Filtern eingesetzt. Es wird ein Interpolationsfilter benutzt, um die Abtastrate zu erhöhen, und dann die hochfrequenten Abbildungen bei f_s/2 und darüber entfernt, wobei f_s die eingangsseitige Abtastfrequenz darstellt. Das Interpolationsfilter ergibt eine 64fache Erhöhung der Abtastrate. Der Delta-Sigma-Modulator empfängt das Ausgangssignal des Interpolationsfilters und wandelt das Digitalwort in einen digitalen 1-Bit-Datenstrom um. Dieses 1-Bit-Ausgangssignal steuert einen 1-Bit-DA-Wandler, der das Signal in ein zeitkontinuierliches analoges Signal konvertiert. Dieses Signal wird dann auf ein analoges Tiefpaßfilter gegeben.

Herkömmliche Delta-Sigma-Modulatoren sind typischerweise in einem Feld von in Kaskade geschalteten Speicherelementen kon figuriert. Jedes Speicherelement umfaßt ein Register und einen Addierer, so daß der gesamte Modulator die Ausführung einer Vielzahl von Additionen verlangt, wobei deren Ergebnisse über der Zeit akkumuliert werden. Allerdings ist der zur Realisierung von Delta-Sigma-Modulatoren höherer Ordnung erforderliche Aufwand beachtlich. Dies hängt in erster Linie mit der Komplexität der in Schaltungsarchitekturen mit breiten Datenpfaden erforderlichen Addierern zusammen.

Aufgabe der vorliegenden Erfindung ist somit die Konzipierung eines effizienteren Schaltungsdesigns für Delta-Sigma-Konverter mit verringerter Anzahl von Schaltungselementen. Es soll ferner ein effizienteres Verfahren zur Durchführung einer Delta- Sigma-Konvertierung innerhalb eines Digital-Analog-Wandlers angegeben werden.

Bei der Lösung dieser Aufgaben wird ausgegangen von einem Delta- Sigma-Konverter und einem entsprechenden Konvertierverfahren gemäß den Oberbegriffen der Patentansprüche 1 bzw. 13. Die Lösung der Aufgaben geschieht durch das Vorsehen der jeweiligen kennzeichnenden Teile der Patentansprüche 1 bzw. 13.

Erfindungsgemäß empfängt ein Delta-Sigma-Konverter n-ter Ordnung ein digitales m-Bit-Wort bei einer Eingangs-Abtastrate und konvertiert dieses in ein digitales m′-Bit-Wort, wobei m′ kleiner als m ist. Der Delta-Sigma-Konverter enthält eingangs seitig eine Summierstelle zur Aufnahme eines digitalen Ein gangssignals und eines Rückkopplungs-Werts und zur Bildung der Summe hiervon. N Integratorstufen zur Modulation sind vorgesehen, wobei jede einen Mitkopplungspfad und einen zugehörigen Skalierfaktor hat. Eine ausgangsseitige Summierstelle summiert den Ausgang der Mitkopplungs-Pfade. Es ist ferner ein Quantisierer vorgesehen, der das m′-Bit-Ausgangssignal des Delta- Sigma-Konverters erzeugt. Die n Integrierstufen werden mittels eines einzigen Multiplex-Addierers, der über zwei Eingänge verfügt, realisiert. Ein Datenregistermedium ist vorgesehen zur vorübergehenden Speicherung der akkumulierten Werte des Addierers, wobei dieses von einem Multiplexer gesteuert wird. Der Multiplexer betreibt die Operation des Addierers für jedes, am Eingang des Delta-Sigma-Konverters empfangene Wort in Mehrfachschaltung, also im Multiplex-Betrieb, und führt n Summationen sowohl für den Eingangswert als auch den zuvor in dem Datenregistermedium abgespeicherten Wert aus. Hierdurch wird es möglich, daß die Operationen aller Integratorstufen von dem einzigen Addierer ausgeführt werden. Die Ausgangssignale des Addierers werden in dem Datenregistermedium als akkumulierte Ergebnisse abgespeichert. Eine Ausgangsvorrichtung selektiert die akkumulierten Werte zur Eingabe in die Ausgangs- Summierstelle nach deren Erzeugung gemäß der Operation der zugehörigen Integratorstufe. Die Ausgangsvorrichtung führt ferner die zugehörigen Skalieroperationen aus.

In einer bevorzugten Ausführungsform der Erfindung besteht das Datenregistermedium aus n dynamischen Datenregistern in serieller Anordnung. Der Ausgang des Addierers ist mit dem Eingang des ersten Registers in serieller Konfiguration verbunden, und das Ausgangssignal des letzten Registers in der seriellen Konfiguration wird auf den einen Eingang des Addierers gegeben. Der andere Eingang des Addierers wird durch eine Multiplexeinrichtung gesteuert, um entweder den Ausgang der Eingangs-Summierstelle oder den Ausgang des vorletzten Registers in der seriellen Konfiguration auszuwählen. Die Operation wird im Multiplex so ausgeführt, daß n Summationen für jedes, vom Ausgang der Eingangs-Summierstelle empfangene digitale Wort ausgeführt wird, wobei die erste Summieroperation das Ausgangssignal der Eingangs-Summierstelle und das Ausgangssignal des letzten der Datenregister in der seriellen Konfiguration empfängt. Dies gestattet die Ausführung der Operation der ersten Integrierstufe und die Abspeicherung des Ausgangsergebnisses in dem ersten der Datenregister in der seriellen Konfiguration. Die Daten werden dann aufgereiht durch die seriell angeordneten Datenregister und die nächsten akkumulierten Datenwerte, die dem einen Eingang des Addierers angeboten werden, und die Daten in dem vorletzten Datenregister werden dem anderen Eingang des Addierers angeboten zwecks Einspeicherung in dem ersten der Datenregister.

Die Ausgangseinrichtung zur Selektion der akkumulierten Werte wählt den Ausgang des ersten Datenregisters in der seriellen Konfiguration aus und gibt diese auf einen von n Skalier einrichtungen zwecks Ausführung einer Skalieroperation, wobei jede Skalieroperation mit einem der Integrierstufen verknüpft ist. Eine Ausgangseinrichtung selektiert die von der Skalier einrichtung ausgegebenen Daten korrespondierend zu der Inte grierstufe, welche die akkumulierten Ergebnisse in dem ersten Datenregister abgespeichert haben, und gibt dann diese selek tierten Daten an die Ausgangssummierstelle aus.

Ein Ausführungsbeispiel der Erfindung und die damit verbunde nen Vorteile werden im folgenden anhand der beigefügten Zeich nungen näher erläutert. Es zeigt

Fig. 1 ein vereinfachtes Blockschaltbild eines Digital/Analog-Wandlers;

Fig. 2 ein vereinfachtes Blockschaltbild der Architektur eines herkömmlichen Delta- Sigma-Modulators;

Fig. 3 ein Blockschaltbild des Multiplex- Addierers unter Verwendung des Modu latorteils des Delta-Sigma-Modulators;

Fig. 4 ein detailliertes Blockschaltbild des gesamten Modulators in bevorzugter Aus führung;

Fig. 5 den Eingangsteil des Delta-Sigma-Modu lators im Detail;

Fig. 6 ein detailliertes Schaltbild des Ein gangsteils;

Fig. 7 ein Zeitdiagramm zur Erläuterung des Normalbetriebs des Modulators;

Fig. 8 ein Zeitdiagramm für die Lösch- bzw. Rücksetzoperation des Modulators;

Fig. 9 Zeitdiagramme für die Offset-Lade operation; und

Fig. 10 Zeitdiagramme für das Laden von Test werten in das Register R3.

In Fig. 1 ist ein Digital/Analog-Konvertersystem (DAC) darge stellt. Das DA-Konvertersystem enthält ein Interpolationsfil ter 12 zur Aufnahme eines digitalen Eingangssignals an einem digitalen Eingangsbus 14. Das Interpolationsfilter 12 erhöht die Abtastrate des digitalen Eingangssignals auf dem Bus 14. Das Ausgangssignal des Interpolationsfilters 12 wird auf einen digitalen Delta-Sigma-Modulator 16 gegeben, welcher das von dem Interpolationsfilter 12 abgegebene digitale Eingangs signal in einen digitalen 1-Bit-Datenstrom am Ausgang 18 um wandelt. Das Interpolationsfilter 12 wird von einer Anzahl von in einem Speicher 20 abgespeicherten Filterkoeffizienten gesteuert, wobei diese Filterkoeffizienten typischerweise mit einem Filter mit finiter Impulsantwort (FIR) verknüpft sind. Eine Takt- und Zeitsteuerschaltung 22 ist vorgesehen, um ver schiedene Taktsignale zu erzeugen, welche für die Interpola tion der Daten und ebenso zur Ausführung der Funktionen des digitalen Delta-Sigma-Modulatorblocks 16 gemäß der Erfindung benutzt werden, wie noch nachstehend näher beschrieben wird.

Der Ausgang des digitalen Delta-Sigma-Modulators 16 liefert einen 1-Bit-Datenstrom als Ausgangssignal. Selbstverständlich könnte es auch jeder andere Typ von m-Bit-Ausgangssignal sein, wobei m größer als oder gleich Eins ist. Es sollte auch klar sein, daß jeder Typ von 1-Bit-Quantisierer oder etwas Gleichwertiges verwendet werden kann, um die Konvertierung in den digitalen 1-Bit-Datenstrom durchzuführen. Der Delta- Sigma-Modulator findet hier Verwendung, da er eine gute Lei stungsfähigkeit bei niedrigem Signalpegel und differentielle Nichtlinearität zeigt. Die Arbeitsweise des Interpolations filters 12 und des digitalen Delta-Sigma-Modulators 16 sind an sich bekannt, beispielsweise aus Yasuyuki Matsuya, Kuni haru Uchimura, Atsushi Iwata and Takao Kaneko, "A 17-Bit Oversampling D-to-A Conversion Technology Using Multi-Stage Noise Shaping", IEEE J. of Solid-State Circuits, Vol. 24, No. 4, August 1989, und P.J. Naus, E.C. Dÿkmans, E.F. Stikvoort, A.J. McKnight, D.J. Holland und W. Bradinal, "A CMOS Stereo 16-Bit D/A Converter for Digital Audio", IEEE J. of Solid- State Circuits, Vol. SC-22, No. 3, Juni 1987.

Das Ausgangssignal des digitalen Delta-Sigma-Modulators auf der Leitung 18 wird auf einen 1-Bit-DA-Konverter 24 gegeben, um den digitalen 1-Bit-Datenstrom in ein analoges Signal um zuwandeln. Das Ausgangssignal des 1-Bit-DA-Konverters wird auf ein analoges Tiefpaßfilter 26 gegeben, um die Komponenten höherer Ordnung, die nicht durch das Interpolationsfilter 12 ausgefiltert wurden, wegzufiltern.

Fig. 2 enthält ein verallgemeinertes Schaltbild des digita len Delta-Sigma-Modulators vierter Ordnung, welcher den Ein gang einer Summierstelle 28 und dann einer ersten Integrier stufe 30 darstellt. Das Ausgangssignal der ersten Integrier stufe wird auf die zweite Integrierstufe 32 und ebenso auf einen Mitkopplungspfad 34 gegeben. Das Ausgangssignal des Integrators 32 wird auf eine dritte Integrierstufe 36 und gleichzeitig auf einen Mitkopplungspfad 38 gegeben. Das Aus gangssignal des Integrators 36 wird auf eine vierte Integrier stufe 40 und gleichzeitig auf einen dritten Mitkopplungs pfad 42 gegeben. Das Ausgangssignal der vierten Integrier stufe 40 wird auf den Eingang eines vierten Mitkopplungs pfads 46 gegeben. Die Mitkopplungspfade 34, 38, 42 und 46 haben jeweils Koeffizienten a₁, a₂, a₃ und a₄, die damit ver knüpft sind. In bevorzugter Ausführung liefern die Mitkopp lungspfade 34, 38, 42 und 46 eine Verstärkung, deren Verstär kungsfaktor 1, 1,5, 1,8 und 1,64 entsprechend den Koeffi zienten a₁, a₂, a₃ und a₄ sind.

Die Mitkopplungspfade 34, 38, 42 und 46 führen jeweils zu einer Summierstelle 48, deren Ausgang gleichzeitig Eingang eines 1-Bit-Quantisierers 50 ist, welcher das Ausgangssignal der Summierstelle 48 in ein Signal umwandelt, das größeren oder kleineren Maßstabsfaktor aufweist. Der Ausgang des Quan tisierers 50 liefert ein digitales 1-Bit-Ausgangssignal auf der Leitung 52. Der Ausgang des Quantisierers 50 wird auch über einen Selektionsblock 54 zurück auf den negativen Ein gang der Summierstelle 28 gegeben, um eine negative Rückkopp lung zu bewirken. Der Selektionsblock 54 wählt eines der bei den Rückkopplungsworte aus, die auf die Summierstelle 28 gegeben werden.

Die Schaltungsstruktur der Integratoren 30, 32, 36 und 40 er gibt sich aus dem in Fig. 2 mit einer Strichlinie umrahmten Bereich, der dem Integrator 40 entspricht. Es ist ein Addie rer 56 vorgesehen, der zwei Eingänge A und B und einen Aus gang hat, welcher auf den D-Eingang eines Registers 58 gege ben wird. Das Register 58 wird getaktet, um die Daten an des sen Eingang zu dem Q-Ausgang zu takten, wobei dieser Ausgang sowohl auf den Mitkopplungspfad 46 als auch zurück auf den A- Eingang des Addierers 56 gegeben wird, wobei dessen B-Eingang das Ausgangssignal von der dritten Integratorstufe 36 emp fängt. Die Kombination aus Addierer 56 und Register 58 stellt eine Akkumulationsfunktion dar. Bei normaler Konfiguration führt jeder der Integratoren 30, 32, 36 und 40 dieselbe Funk tion aus. Wie nachstehend noch beschrieben wird, benutzt die erfindungsgemäße Vorrichtung einen einzelnen Addierer, um die Funktionen der vier Integratoren mit vier separaten Registern auszuführen, wobei die Operation des Addierers im Multiplex- Betrieb ausgeführt und bei einer höheren Rate als die Rate des Basistaktes des Modulators durchgeführt wird.

Fig. 3 enthält ein Schaltdiagramm der vier Integratoren 30, 32, 36 und 40 unter Verwendung eines einzelnen Addierers 60, der im Multiplex-Betrieb arbeitet, um viermal während eines jeden Zyklus des Modulators Operationen auszuführen. Das Ausgangssignal der Summierstelle 28 wird auf den O-Eingang des Multiplexers 62 gegeben. Das Ausgangssignal des Multi plexers 62 wird auf den B-Eingang des Addierers 60 gegeben. Das Ausgangssignal des Addierers 60 wird auf den D-Eingang eines Registers 64 gegeben, welches mit R10 gekennzeichnet ist. Das Ausgangssignal des Registers 64 wird auf den D- Eingang eines Registers 66, das mit R9 gekennzeichnet ist, gegeben. Das Ausgangssignal des Registers 66 wird auf den D- Eingang eines Registers 68 gegeben, welches mit R8 gekenn zeichnet ist. Das Ausgangssignal des Registers 68 wird auf den D-Eingang eines Registers 70, das mit R7 gekennzeichnet ist, gegeben. Das Ausgangssignal des Registers 70 wird auf den A-Eingang eines Addierers 60 gegeben. Ferner wird das Ausgangssignal des Registers 68 auf den 1-Eingang des Multi plexers 62 gegeben.

Die Register 64, 66, 68 und 70 sind jeweils dynamische Regi ster, die mit einer Taktrate getaktet werden, die das Vier fache der Abtastrate des Delta-Sigma-Modulators 16 beträgt. Die Taktsignale kommen von dem Takt- und Zeitsteuerschalt kreis 22, der die höhere Rate an das Interpolationsfilter 12 abgibt. Somit ist die Taktrate eine solche, die normalerweise bei der Operation eines Interpolationsfilters in Verbindung mit dem Delta-Sigma-Modulator in einem DA-Konverter auftritt. Da die Taktrate viermal schneller als die Eingangsfrequenz des Delta-Sigma-Modulators ist, wird jedes der Register 64- 70 bei vierfacher Rate durchgetaktet, als durch jede Inte gratorstufe in einem herkömmlichen Delta-Sigma-Modulator durchgetaktet werden würde.

Das Ausgangssignal des Registers 64 wird auf einen einzelnen Eingang eines Multiplexers 72 geleitet. Der Multiplexer 72 hat vier Ausgänge, die jeweils mit dem Eingang der vier Vor wärtskopplungspfade 34, 38, 42 und 46 verbunden sind. Der Multiplexer 72 greift den Ausgang des Registers 64 zu gegebe ner Zeit innerhalb des Zeitzyklus ab und bewirkt eine Verbin dung zu einem der Vorwärtskopplungspfade 34, 38, 42 und 46. Der Ausgang des Registers 64 bildet den Ausgang jeder der Integrierstufen 30, 32, 36 und 40. Der Multiplexer 72 selek tiert jeden dieser Ausgänge für eine Bereitstellung an dem Eingang der Summierstelle 48.

Wie später noch beschrieben, ist das Register 68 bei einer An zahl von Operationen rücksetzbar. In einer ersten Betriebs weise wird ein externes Rücksetzsignal R8_RB erzeugt und auf einen Eingang eines Oder-Gatters 76 gegeben, dessen Ausgang mit dem Rücksetzeingang des Registers 68 in Verbindung steht. Bei einem anderen Betriebsmodus erzeugt das System ein Rück setzsignal unter Überlauf-Bedingung (Overflow). Bei herkömm licher Verfahrensweise werden die beiden signifikanten Bits des "Carry Out" vom Addierer 60 auf die zwei Eingänge eines Exklusiv-Oder-Gatters 78 gegeben, dessen Ausgang mit den ande ren Eingängen des Oder-Gatters 76 verbunden ist. Bei dieser Betriebsart findet immer dann, wenn ein Überlaufen auftritt, eine Korrekturaktion statt, um eine Instabilität des Systems zu verhindern.

Im Betrieb zeigt sich, daß die Multiplex-Operation der Addie rer 60 deren Inhalte nicht für eine spätere Akkumulations- Operation verriegelt. Vielmehr summieren die Addierer konti nuierlich den Ausgang des einen Registers, erzeugen ein Aus gangssignal und schicken das Ausgangssignal für spätere Akkumulations-Operationen auf die Leitung. Anfänglich wird der Multiplexer 62 so gesteuert, daß er den 0-Eingang für das digitale Dateneingangssignal zu Beginn des Zyklus selektiert. Dieses Eingangssignal wird auf den B-Eingang des Addierers 60 gegeben und ist Eingang für den akkumulierten Wert vom vorher gehenden Zyklus, und das Ausgangssignal des Registers 70 wird dann hierzu addiert und dieses dem Eingang des Registers 64 angeboten. Da hier vier Register 64, 66, 68 und 70 vorgesehen sind, kann beobachtet werden, daß es mehrere Taktzyklen dau ert, um die Werte vom Eingang des Registers 64 zum Ausgang des Registers 70 zu bewegen.

Im nächsten Taktzyklus wird der Multiplexer 62 so konfi guriert, daß er den Ausgang des Registers 68 auswählt als Eingang für den B-Eingang des Addierers 60. An diesem Punkt stellt der Ausgang des Registers 70 nun den Ausgang der er sten Integratorstufe im vorhergehenden Zyklus dar und reprä sentiert der Ausgang des Registers 68 den Ausgang der zweiten Integratorstufe im vorhergehenden Zyklus. Dieser wird dann addiert und dem Eingang des Registers 64 angeboten. Dieser Zyklus wird fortgesetzt auf der Grundlage von vier Zyklen für jedes Datenwort, das dem Eingang der Summierstelle 28 angebo ten wird.

Fig. 4 ist ein mehr ins Detail gehendes Schaltdiagramm des Multiplexers 72 und der Summierstelle 48. Der Ausgang des Registers 64 steht an der Leitung 80 zur Verfügung, welche ein 25-Bit-Bus ist und zu vier Linksschiebeblöcken 82, 84, 86 und 88 führt, entsprechend den Mitkopplungspfaden 38, 34, 46 und 42. Die Linksschiebeblöcke 82-88 bestehen im wesentlichen aus einer "hartverdrahteten (hard-wired)" Operation, in der eine vorbestimmte Anzahl von letzten signifikanten Bits des Datenbusses ausgelöscht werden und die nächsten Bits nun die letzten signifikanten Bits darstellen, welche dann zum Aus gang, der aus einem 21-Bit-Datenbus besteht, übergeleitet werden. Die geräumten höchstsignifikanten Bits werden mit Zeichenbits aufgefüllt. Der Block 82 bewirkt eine Linksver schiebung von 6 Bits. Der Linksschiebeblock 84 bewirkt eine Verschiebung von 5 Bits, der Linksschiebeblock 86 bewirkt eine Verschiebung von 11 Bits und der Linksschiebeblock 88 bewirkt eine Verschiebung von 8 Bits nach links. Dies stellt maßgeblich die Skalierfunktionen a₁, a₂, a₃ und a₄ dar. Bei spielsweise würde das originale 25-Bit-Eingangssignal, das auf den Linksschiebeblock 82 gegeben wird, seine Bits von 0 auf 6 fallenlassen, so daß Bit Nr. 7 nun den 0-Bit-Ausgang des Linksschiebeblocks 82 darstellt.

Der Ausgang der Linksschiebeblöcke 82-88 wird auf vier Ein gänge eines Multiplexers 90 gegeben, welcher von einem Signal MUX6_SEL gesteuert ist, wobei deren Ausgänge auf den D-Ein gang eines Addierers 92 gegebenen werden. Der Ausgang des Addierers 92 wird auf den D-Eingang eines Registers 94, das mit R11 gekennzeichnet ist, gegeben. Dessen Q-Ausgang wird zurück auf den A-Eingang des Addierers 92 geleitet. Der Ad dierer 92 und das Register 94 arbeiten als Akkumulator, wobei das Register 94 durch das Rücksetzsignal R11_RB zurückgesetzt wird, welches einmal innerhalb jedes Zyklus ausgelöst wird. Somit erfolgt die Akkumulation Zyklus bei Zyklus. Das Aus gangssignal des Addierers 92 hat dann die Zeichenbits, die hiervon selektiert wurden, und ein Ausgangssignal auf einer Leitung 96 als Überalles-Zeichen-Bit, welches effektiv das Ausgangssignal des Delta-Sigma-Modulators darstellt. Wie be schrieben ist dies ein Eingangssignal für den Selektions block 54.

Bei der hier dargestellten bevorzugten Ausführung wird der Eingangsabschnitt durch Einschließen der einen der Filter stufen von den vorhergehenden Stufen der Filterung implemen tiert, wie durch das Bezugszeichen 98 angegeben. Der Filter teil besteht aus einem Addierer 100, dessen B-Eingang mit dem Ausgang einer vorhergehenden Stufe verbunden, und dessen Aus gang mit dem D-Eingang eines Registers 102 verbunden ist, wo bei der Q-Ausgang des Registers 102 den Ausgang der Stufe 38 darstellt. Dieser wird dann auf eine zusätzliche Summierstel le 105 gegeben, welche an ihrem anderen Summiereingang ein Offset-Signal empfängt. Dies wird so ausgeführt, daß ein Offset-Signal in die Operation des Delta-Sigma-Modulators während des Normalbetriebs eingeführt werden kann. Das Aus gangssignal der Summierstelle 104 stellt dann das Eingangs signal für die Summierstelle 28 dar. Im Betrieb muß der Eingangsteil so arbeiten, daß er drei Summationen ausführt, wobei eine durch den Addierer 100 repräsentiert wird, eine durch die Summierstelle 104 und eine von der Summierstelle 28 dargestellt wird.

Fig. 6 enthält ein detailliertes Schaltbild des Eingangs teils, der durch das vereinfachte Blockschaltbild von Fig. 5 repräsentiert wird. Das Ausgangssignal ZEICHEN vom Modulatorteil von Fig. 4 wird auf den 1-Eingang eines Multiplexers 106 gegeben, welcher durch ein Signal FB_SHIFT gesteuert wird. Der Ausgang des Multiplexers 106 ist mit dem D-Eingang eines Registers 108 verbunden, dessen Ausgang zu dem 0-Eingang des Multiplexers 106 rückgeschleift wird. Das Ausgangssignal des Registers 108 ist gleichzeitig Eingangssignal für den selek tierten Eingang eines Multiplexers 109. Der Multiplexer 109 repräsentiert die Operation des Selektionsblocks 54. Es gibt zwei Rückkopplungsworte W1 und W2, welche Rückkopplungsworte sind, die durch das Ausgangssignal aus dem Register 108 aus wählbar sind, wobei dies entweder eine logische 1 oder eine logische 0 ist. Der Ausgang des Multiplexers 109 wird dann auf den 2-Eingang eines Multiplexers 110 gegeben, welcher durch ein Signal MUX1_SEL gesteuert wird. Der 0-Ausgang des Multiplexers 110 stellt den Ausgang eines Registers 112 dar, dessen D-Eingang mit dem Dateneingang verbunden ist, wobei dieses Register 112 mit R1 gekennzeichnet ist. Dieses stellt den Überalles-Eingang zur Stufe 98 dar.

Der Ausgang des Registers 110 wird auf den B-Eingang eines Multiplex-Addierers 114 gegeben. Der Ausgang des Addie rers 114 ist mit dem D-Eingang eines Registers 116 verbunden, dessen Ausgang den Ausgang der Summierstelle 28 repräsen tiert, welche ebenso den Eingang des 0-Eingangs des Multi plexers 62 von Fig. 4 darstellt. Der Ausgang des Addie rers 114 ist gleichzeitig Eingang für den 0-Eingang eines Multiplexers 118, der durch ein Signal MUX2_SEL gesteuert wird. Der Multiplexer 118 ist mit seinem Ausgang an den D- Eingang eines Registers 120 angeschlossen, welches mit R4 gekennzeichnet ist. Der Q-Ausgang des Registers 120 wird auf den 2-Eingang des Multiplexers 118 gegeben. Der Q-Ausgang des Registers 120 wird gleichzeitig über einen Schiebeblock 122 auf den 1-Eingang des Multiplexers 118 gegeben. Der Schiebe block 122 steht für die Verschiebung von einem Bit, wohinge gen der Ausgang des Registers 120 ein 23-Bit-Ausgang und der Ausgang des Schiebeblocks 122 ein 22-Bit-Ausgang ist. Zusätz lich kann ein serielles Testwort seriell auf den 1-Eingang des Multiplexers 128 als das MSB eines Eingangswortes gegeben werden, welches aus 22 MSBs des Ausgangs des Registers 120 und dem Testbit besteht, so daß genau ein Bit des Testwortes für jedes vom Register 120 ausgegebene Wort eingegeben werden kann. Der Ausgang des Registers 120 wird gleichzeitig zu dem D-Eingang eines Registers 124 zurückgeschleift, welches Ver riegelungsfunktion (latch) hat und durch ein Signal R3_EN vorbereitet wird. Das Ausgangssignal des Registers R3, wel ches ein festgehaltenes Ausgangssignal ist, wird zurück zu dem 1-Eingang des Multiplexers 110 gegeben.

Der Ausgang des Addierers 114 wird ebenfalls auf den 1-Ein gang eines Multiplexers 126 gegeben, welcher durch ein Selek tionssignal MUX3_SEL gesteuert wird. Der Ausgang des Multi plexers 126 wird auf den D-Eingang eines Registers 128, ge kennzeichnet mit R5, gegeben, dessen Ausgang zu dem 0-Eingang des Multiplexers 126 zurückgeschleift wird. Der Ausgang des Registers 128 wird ebenso sowohl auf den 1-Eingang als auch auf den 0-Eingang eines Multiplexers 130 gegeben, welcher durch ein Signal MUX4_SEL gesteuert wird. Der Ausgang des 2- Eingangs eines Multiplexers 130 ist mit dem Ausgang des Regi sters 116 verbunden, und der Ausgang des Multiplexers 130 ist zum A-Eingang des Addierers 114 rückverbunden.

Im Betrieb arbeitet der Schaltkreis von Fig. 6 in normaler Betriebsweise, während der Delta-Sigma-Modulator weder zurück gestellt beziehungsweise rückgesetzt ist noch eine Offset- Information darin geladen ist. Der Normalbetrieb wird durch das Zeitdiagramm von Fig. 7 erläutert. Es ist erkennbar, daß der Eingang des Addierers 114 entweder von den im Regi ster 112 abgespeicherten Eingangsdaten, der vom Multiple xer 108 ausgegebenen Rückkopplungswort oder dem Ausgang des Registers 124 selektiert wird. Ferner ist der 3-Eingang des Multiplexers 110 mit Masse verbunden zwecks Auswahl eines 0- Volt-Potentials. Der Addierer 114 empfängt zuerst das digita le Eingangssignal vom Register 112 zur Aufsummierung mit dem Ausgang des Registers 128, dessen Ausgang eine Verzögerung von einem Taktzyklus umfaßt. Dieses Register ist durch ein Signal R5_RB rücksetzbar. Erkennbar ist, daß der Multiple xer 126 im Betrieb eine Haltefunktion für drei Taktzyklen durch Auswahl dessen 0-Eingangs ausführt. Am Ende des vierten Taktzyklus wählt der Multiplexer 130 den Ausgang des Regi sters 128 aus, gibt ihn auf den A-Eingang des Addierers 114 und summiert diesen Wert zu dem nächsten Eingangswert auf, der vom Register 112 abgegeben wird. Der Multiplexer 126 gibt diese dann auf den D-Eingang des Registers 128 und wiederholt den Zyklus.

Der Addierer 114 kann auch das Zeichenbit an seinem B-Eingang aufnehmen und den Ausgang des Registers 116 empfangen. Das Ausgangssignal des Registers 116 repräsentiert die Summe des Ausgangs des Registers 128 und des Ausgangs des Regi sters 124, und ebenso den Ausgang des Multiplexers 109.

Wenn das System rückgesetzt beziehungsweise gelöscht werden muß, dann wird dies durch das Zeitdiagramm von Fig. 8 darge stellt. Bei dem Löschvorgang selektiert der Multiplexer 110 seinen 3-Eingang, um eine Null an den B-Eingang des Addie rers 114 zu bringen. Der Multiplexer 118 wird dann so ange steuert, daß der Ausgang des Addierers 114 in das Regi ster 120 geladen wird und anschließend dies so oft zyklisch getan wird, bis der nächste Zyklus vor dem Festhalten an dem Ausgangssignal des Registers 124 auftritt. Wie erwähnt, wird diese Ladeoperation so gesteuert, daß sie zwischen zwei der 4x Taktzyklen erscheint. Der Zyklus wird mit einem Eingangs signal mit Wert Null an dem B-Eingang des Addierers 114 fortgesetzt. Dies führt zu einer Löschoperation, wobei der Eigenzustand des Registers 124 für Normalbetrieb auftritt. Die Signale R5_R8 und R8_RB führen zu einem Löschen der Register 128, 70, 68, 66 und 64.

Zur Erläuterung des Offset-Ladens wird auf das Zeitdiagramm in Fig. 9 Bezug genommen. Bei dieser Operation selektiert der Multiplexer 110 zunächst einen Eingangs-Offsetwert vom Register 112 und speichert ihn in das Register 128. Im näch sten Schritt wird der 3-Eingang des Multiplexers 110 selek tiert, um den 0-Wert zum Inhalt des Registers 128 hinzuzuad dieren. Der Wert im Register 128 wird dann zum Register 120 übergeleitet, mit der 0-Additionsoperation. Beim nächsten Schritt wird der Wert zum Register 124 transportiert, wo der Offset-Wert abgespeichert wird.

Das Zeitdiagramm von Fig. 10 erläutert die Eingabe von Test daten. Die Testdaten werden mit einem Bit bei einer Zeit von LSB zu MSB eingegeben.

Es wurde also ein Delta-Sigma-Modulator zur Verwendung im Digital/Analog-Wandler vorgeschlagen, welcher eine Konfigu ration von Addierern in Multiplextechnik benutzt. In der Multiplex-Addiererkonfiguration wird ein einziger Addierer benutzt, um die von den mehrfachen, in Kaskade geschalteten Integratorstufen geforderten Additionen auszuführen. Die Operation verwendet eine Reihe von vier Registern entspre chend den vier Integratorstufen, die in serieller Weise mit dem Ausgang des Multiplex-Addierers verbunden sind. Die Re gister sind dynamische Register, die mit einer Taktrate ge shiftet werden, welche das Vierfache der Abtastrate des digi talen Dateneingangs des Delta-Sigma-Modulators beträgt. Der Ausgang des jeweiligen Registers zu jeder gegebenen Zeit repräsentiert den akkumulierten Wert eines vorhergehenden Zyklus, wobei dieser akkumulierte Wert sequentiell durch die Register geschoben wird, um einem Eingang des Addierers an geboten zu werden. Während der Operation wird die erste Inte gratorstufe vom Ausgang des einen seriellen Registers reprä sentiert, wobei der akkumulierte Wert des vorhergehenden Zyklus dargestellt wird. In den darauffolgenden Zyklen des 4x-Taktes werden die anderen Eingänge des Addierers mit dem vorhergehenden Schieberegister verbunden, wobei der akkumu lierte Ausgang der vorhergehenden Integratorstufe im vorher gehenden Taktzyklus repräsentiert wird.

Claims

1. Delta-Sigma-Konverter n-ter Ordnung für einen Digital/Analog- Wandler, welcher ein digitales m-Bit-Wort bei einer ersten Abtastrate empfängt und in ein m′-Bit-Wort umwandelt, wobei m′ kleiner als m ist, mit:

- einer Eingangssummierstelle (28) zur Aufnahme eines digita len Eingangssignals und eines Rückkopplungswertes, und zur Erzeugung der Summe hiervon;
- n Integrierstufen zur Modulation, wobei wenigstens eine Integratorstufe einen Mitkopplungspfad (34, 38, 42, 46) mit zugehörigem Skalierfaktor aufweist;
- einer Ausgangssummierstelle (48) zum Empfangen der Ausgangs signale der Mitkopplungspfade (34, 38, 42, 46) und zur Bil dung der Summe hiervon;
- einem Quantisierer (50) zum Empfangen des Ausgangssignals der Ausgangs-Summierstelle (48) und zur Erzeugung sowohl des m′- Bit-Ausgangs des Delta-Sigma-Konverters als auch des Rückkopplungssignals für die Eingabe in die Eingangs-Summierstelle (28),
dadurch gekennzeichnet, daß die n Integrierstufen umfassen:
a) einen Addierer (60) mit zwei Eingängen,
b) ein Datenregistermedium (64, 66, 68, 70) zur vorübergehenden Speicherung des Ausgangssignals des Addierers mit wenigstens einem Register, das an seinem Ausgang mehr als einen akkumulierten Wert zu verschiedenen Zeiten für ein vorgegebenes digitales Eingangssignal abgibt,
c) eine Multiplex-Einrichtung (62) zum Multiplexen der Ope ration des Addierers (60) für jedes Wort, das von der Eingangs-Summierstelle (28) empfangen wird, um eine Vielzahl von Summationen mit dem Eingangswert und den vorab gespeicherten Werten von dem Datenregistermedium auszuführen, so daß die Operation einer jeden Integrierstufe durchgeführt und das Ergebnis in dem Datenregistermedium als akkumulierte Werte abgespeichert wird, und
d) eine Ausgangseinrichtung zur Selektion der akkumulierten Werte für die Eingabe in die Ausgangs-Summierstelle (48) nach deren Erzeugung gemäß der Operation der zugeordneten Integrierstufen, wobei diese Ausgangseinrichtung die zugehörigen Skalieroperationen der jeweiligen Mitkopplungspfade (34, 38, 42, 46) ausführt.

2. Delta-Sigma-Konverter nach Anspruch 1, dadurch gekennzeichnet, daß der Wert von n gleich Vier ist, so daß sich ein Delta-Sigma-Konverter vierter Ordnung ergibt.

3. Delta-Sigma-Konverter nach Anspruch 1, dadurch gekennzeichnet, daß der Wert von m′ gleich Eins ist.

4. Delta-Sigma-Konverter nach Anspruch 1, dadurch gekennzeichnet, daß das Datenregistermedium n dynamische Datenregister (64, 66, 68, 70) umfaßt, von denen jedes den von dem Addierer abgegebenen Ausgangswert vorübergehend abspeichert, wobei diese Datenregister durch die Multiplexeinrichtung gesteuert werden.

5. Delta-Sigma-Konverter nach Anspruch 4, dadurch gekennzeichnet, daß die Multiplexeinrichtung (62) die dynamischen Datenregister (64, 66, 68, 70) so steuert, daß sie in serieller Weise arbeiten und die Summationen in dem Addierer (60) n mal für jedes von der Eingangs-Summierstelle (28) abgegebene Wort ausführen, und daß sie für jede Summation die akkumulierten Werte von einem der Datenregister (64, 66, 68, 70) zum nächsten seriell bearbeiten, wobei das Ausgangssignal des letzten Registers in der seriellen Konfiguration auf einen Eingang des Addierers gegeben wird und wobei der Ausgang des Addierers mit dem Eingang des ersten Registers verbunden wird.

6. Delta-Sigma-Konverter nach Anspruch 5, dadurch gekennzeichnet, daß die Multiplexeinrichtung umfaßt:

- einen Eingangsmultiplexer (62), der mit dem ersten Eingang des Addierers (60) verbunden ist, um entweder den Ausgang der Eingangs-Summierstelle (28) oder den Ausgang des vorletzten der Datenregister (64, 66, 68, 70) in der seriellen Konfiguration auszuwählen;
- eine Zeitsteuereinrichtung zur Steuerung des Eingangsmul tiplexers (62) bei der ersten Summieroperation nach dem Empfangen eines digitalen Worts von der Eingangs-Summierstelle (28), um das empfangene Wort auf einen Eingang des Addierers zu geben und den akkumulierten Wert in dem ersten der Datenregister (64, 66, 68, 70) der seriellen Konfigura tion abzuspeichern und während der folgenden n-1 Summationen den Ausgang des vorletzten Datenregisters mit dem Eingang des Addierers zu verbinden, um eine Summation mit dem Ausgang des letzten Datenregisters in der seriellen Konfiguration auszuführen und die in den Registern akkumulierten Werte sequentiell zu verarbeiten für jede Summationsoperation durch die serielle Konfiguration von Registern, so daß jeder erzeugte Wert am Ausgang des Addierers dem Eingang des Addierers nach n Summationen an geboten wird.

7. Delta-Sigma-Konverter nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgangseinrichtung umfaßt:

- n Skaliereinrichtungen zum Empfangen des Ausgangssignals des ersten der Datenregister (64, 66, 68, 70) in der seriellen Konfiguration und zur Darstellung des zu jeder der Integrierstufen gehörigen Skalierfaktors; und
- einen Multiplexer (72) zur Selektion eines bestimmten der Ausgänge der Skaliereinrichtungen gemäß der Integrierstufe, die den in dem ersten der Datenregister (64, 66, 68, 70) in der seriellen Konfiguration abgespeicherten Daten zugeordnet ist.

8. Delta-Sigma-Konverter nach Anspruch 4, gekenn zeichnet durch einen Überlaufdetektor zum Erkennen eines von dem Addierer abgegebenen Überlaufwerts, und zum Setzen eines vorbestimmten Datenregisters auf einen vorbestimmten Wert im Ansprechen darauf.

9. Delta-Sigma-Konverter nach Anspruch 8, dadurch gekennzeichnet, daß das vorletzte Datenregister (64, 66, 68, 70) dasjenige ist, das von dem Überlaufdetektor gesetzt ist.

10. Delta-Sigma-Konverter nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß er einen Löschschaltkreis enthält, welcher die in den Datenregistern (64, 66, 68, 70) gespeicherten Werte auf einen vorbestimmten Wert bringt.

11. Delta-Sigma-Konverter nach Anspruch 10, dadurch ge kennzeichnet, daß der Löschschaltkreis den Ausgang eines der Datenregister (64, 66, 68, 70) auf einen vorbestimmten Wert setzt.

12. Delta-Sigma-Konverter nach Anspruch 10, gekenn zeichnet durch eine Überlauf-Detektorschaltung zum Erkennen eines Überlaufs bei dem Addierer (60) und zur Beeinflussung des Löschschaltkreises so, daß er den Wert des Datenregisters auf den vorbestimmten Wert im Ansprechen auf die Feststellung eines Überlaufzustandes setzt.

13. Verfahren zur Durchführung einer Delta-Sigma-Konvertierung innerhalb eines Digital/Analog-Wandlers, wobei ein m-Bit- Digitalwort bei einer Abtastrate empfangen und in ein m′- Bit- Digitalwort umgewandelt wird, wobei m′ kleiner als m ist, umfassend die Schritte:

- Empfangen eines digitalen Eingangssignals und eines Rück kopplungswerts und Aufsummierung dieser beiden Werte zu einer ersten Ausgangssumme;
- Integration der Ausgangssumme in n Stufen;
- Skalierung des Ausgangssignals nach jeder Integrationsstufe und Ausgabe über einen zugeordneten Mitkopplungspfad;
- Aufsummieren der jeweiligen Ausgangssignale der Mitkopp lungspfade, um so eine zweite Ausgangssumme zu erhalten; und
- Quantisierung der zweiten Ausgangssumme, um den m′-Bit- Ausgang der Delta-Sigma-Konvertierung zu erzeugen;
- dadurch gekennzeichnet, daß der Schritt der Durchführung der n-stufigen Integration umfaßt:
a) Vorsehen eines Addierers mit zwei Eingängen;
b) Vorsehen eines Datenregistermediums zur zeitweiligen Einspeicherung des Ausgangs des Addierers und Vorhandensein zumindest eines Registers, das an seinem Ausgang mehr als einen akkumulierten Wert zu verschiedenen Zeitpunkten für ein gegebenes digitales Eingangssignal anbieten kann,
c) Multiplexsteuerung der Operation des Addierers für jedes bei der Eingangssummierung empfangene Wort, um eine Ausgangssumme zu erzeugen und n Summationen durchzuführen, wobei der Eingangswert und die in dem Datenregistermedium zuvor abgespeicherten Werte die Operation einer jeden Integrierstufe ausführen und die Ergebnisse in dem Datenregistermedium als akkumulierte Werte abgespeichert werden, und
d) Auswählen der akkumulierten Werte für die Weiterleitung an die Ausgangs-Summierstelle nach deren Erzeugung gemäß der Operation der damit verbundenen Integrierstufen, wobei der Schritt des Auswählens auch die zugehörigen Skalieroperationen ausführen kann.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Wert n gleich Vier ist.

15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Wert m′ vorzugsweise gleich Eins ist.

16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt des Vorsehens des Datenregistermediums das Vorsehen von n dynamischen Datenregistern umfaßt, von denen jedes zur zeitweiligen Speicherung eines der akkumulierten Werte für jede Integrationsstufe vorgesehen ist.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt der Multiplexverarbeitung die Konfigurierung der dynamischen Datenregister in einer seriellen Konfiguration umfaßt, wobei der Ausgang des Addierers auf das erste Datenregister in der seriellen Konfiguration gegeben wird und der Ausgang eines der Datenregister der seriellen Konfiguration einen Eingang des Addierers darstellt, und daß der Schritt der Multiplexverarbeitung die anderen Eingänge des Addierers steuert, um die erste Ausgangssumme oder den Ausgang des vorletzten der Datenregister zu empfangen, wobei die Multiplex-Operation die akkumulierten Datenwerte, die von dem Addierer über die Datenregister ausgegeben werden, als Sequenz aufreiht.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt der Multiplex-Operation umfaßt:

- Vorsehen eines Eingangsmultiplexers mit zwei Eingängen, von denen der eine die erste Ausgangssumme empfängt und der an dere den Ausgang des vorletzten der Datenregister in der seriellen Konfiguration empfängt, wo bei der Ausgang des Eingangsmultiplexers mit dem anderen Eingang des Addierers verbunden ist; und
- Steuern des Multiplexers und der Datenregister so, daß Mehr fachsummationen für jedes von dem Delta-Sigma-Konverter empfangene Wort ausgeführt werden, so daß der erste Summier schritt die Ausgangssignale des letzten des Datenregisters in der seriellen Konfiguration zu der ersten Ausgangssumme aufaddiert und das Ausgangssignal hiervon in dem ersten der Datenregister abgespeichert wird und, für die folgenden Operationen, die Daten durch die serielle Konfiguration von Datenregistern sequentiell durchgeschleust werden und einem Eingang des Addierers zur Ausführung der Operationen der n- Integrationsstufen angeboten werden.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Schritt des Auswählens der akkumulierten Werte die Auswahl des Ausgangs vom ersten der Datenregister in der seriellen Konfiguration umfaßt, und ferner die Eingabe des Ausgangssignals in eine von vier Skaliereinrichtungen und die Auswahl des Ausgangssignals von einer der vier Skaliervorrichtungen in Übereinstimmung mit der Integrierstufe, die mit den in dem ersten der Datenregister in der seriellen Konfiguration abgespeicherten Daten korrespondiert, für die entsprechenden Mitkopplungspfade am Ausgang, wobei diese Ausgänge durch den Ausgangssummierschritt aufsummiert werden.

20. Verfahren nach Anspruch 13, gekennzeichnet durch das Feststellen eines Überlaufs in den Addierern und Setzen eines Datenregisters auf einen vorbestimmten Wert im Ansprechen auf die Feststellung eines Überlaufs.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß das gesetzte Register das in der seriellen Konfiguration vorletzte Register ist.