DE69728499T2

DE69728499T2 - Signalprozessoren für 1-Bit-Signale mit Sigma-Delta-Modulatoren n-ter Ordnung

Info

Publication number: DE69728499T2
Application number: DE69728499T
Authority: DE
Inventors: Peter Charles Oxford Eastty; Christopher Oxon Sleight; Peter Damien Oxon Thorpe; James Andrew Scott York Angus
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe Ltd
Priority date: 1996-11-27
Filing date: 1997-10-30
Publication date: 2005-03-24
Anticipated expiration: 2017-10-31
Also published as: GB9624673D0; GB2319932A8; EP0845867A3; KR100503687B1; US6604009B2; US20020159604A1; EP0845867B1; DE69728499D1; GB2319932A; EP0845867A2; CN1192008A; GB2319932B; KR19980042810A; CN1192485C

Description

Die vorliegende Erfindung bezieht sich auf einen 1-Bit-Signalprozessor, der einen Delta-Sigma-Modulator n-ter Ordnung aufweist, der einen Filterabschnitt aufweist, wobei n zumindest drei ist. Bevorzugte Ausführungsformen der Erfindung beziehen sich auf die Verarbeitung von Audiosignalen, wobei die Erfindung jedoch nicht auf Audiosignalprozessoren beschränkt ist.
Der Hintergrund der vorliegenden Erfindung wird nun mittels 1, 2 und 3 beschrieben, wobei 1 ein Blockdiagramm eines bekannten Delta-Sigma-Modulators ist, 2 ein Blockdiagramm eines vor kurzem vorgeschlagenen Delta-Sigma-Modulators ist, der aus einem Filterabschnitt dritter Ordnung (n = 3) aufgebaut ist, und 3 eine Rauschformungskennlinie zeigt.
Es ist bekannt, ein Analogsignal in eine Digitalform umzusetzen, wobei das Analogsignal bei zumindest der Nyquistrate abgetastet wird und die Amplituden durch Abtastungen durch eine Zahl vom m Bits codiert werden. Wenn m = 8, wird somit die Abtastung mit einer Genauigkeit von 8 Bits quantisiert. Allgemein kann m irgendeine Anzahl von Bits gleich oder größer als 1 sein.
Um lediglich ein Bit zu quantisieren, ist es bekannt, einen Analog-Digital-Umsetzer (ADC) bereitzustellen, der entweder als "Sigma-Delta-ADC" oder als "Delta-Sigma-ADC" bekannt ist. Hier wird der Ausdruck "Delta-Sigma" verwendet. Ein derartiger ADC ist beispielsweise in "A Simple Approach to Digital Signal Processing" durch Craig Marven und Gillian Ewers in ISBN 0-904.047-00-8 veröffentlicht und durch Texas Instruments im Jahr 1993 beschrieben.
Gemäß 1 wird in einem Beispiel eines derartigen ADC die Differenz 1 (Delta) zwischen einen analogen Eingangssignal und dem Integral 2 (Sigma) des 1-Bit-Ausgangssignals einem 1-Bit-Quantisierer 3 zugeführt. Das Ausgangssignal umfasst Bits des logischen Werts 0 und 1, wobei dies jedoch aktuelle Werte von –1 bzw. + 1 zeigt. Der Integrator 2 sammelt die 1-Bit-Ausgangssignale, so dass der Wert, der in ihm gespeichert ist, dazu neigt, dem Wert des Analogsignals zu folgen. Der Quantisierer 3 vergrößert (+1) oder reduziert (–1) den gesammelten Wert durch 1-Bit, wenn jedes Bit erzeugt wird. Der ADC erfordert eine sehr hohe Abtastrate, um die Erzeugung eines Ausgangsbitstroms zu erlauben, dessen akkumulierter Wert dem Analogsignal folgt.
Der Ausdruck "1-Bit"-Signal, wie in der folgenden Beschreibung und in den Ansprüchen verwendet wird, bedeutet ein Signal, welches mit einer Genauigkeit von 1 Digitalbit quantisiert ist, wie dies beispielsweise durch den Delta-Sigma-ADC erzeugt wird.
Ein höherwertiger Delta-Sigma-Modulator (DSM) ist in der US-PS 5 181 032 beschrieben. Der DSM hat eine einzelne Rückführungsschleife einschließlich eines linearen Netzwerks und eines Quantisierers. Der Quantisierer umfasst einen Mehr-Bit-Analog-Digital-Umsetzer, einen digitalen Kompensator und einen Einzel-Bit-Digital-Analog-Umsetzer. Das lineare Netzwerk umfasst eine Kaskade von Integratoren, einen Resonator zweiter Ordnung, eine Kaskade von Resonatoren zweiter Ordnung oder eine Kaskade oder Resonatoren zweiter Ordnung mit einem zusätzlichen Integrator.
Ein DSM, der als Filterabschnitt n-te Ordnung konfiguriert ist, um unmittelbar ein 1-Bit-Signal verarbeiten, wurde von N.M. Casey und James A.S. Angus in einer Veröffentlichung vorgeschlagen, die bei der 95igsten AES-Konvention, 7 – 10 Oktober 1993, New York, USA, mit dem Titel "One Bit Digital Processing of Audio Signals" – Signal Processing: Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD, England vorgestellt wurde. 2 zeigt eine Version dritter Ordnung (n = 3) eines derartigen DSM-Filterabschnitts.
Gemäß 2 hat der DSM einen Eingang 4 für ein 1-Bit-Audiosignal und einen Ausgang 5, an dem ein verarbeitetes 1-Bit-Signal erzeugt ist. Die Bits des 1-Bit-Signals werden durch den DSM durch bekannte Takterzeugungseinrichtungen, welche nicht gezeigt sind, getaktet. Das Ausgangs-1-Bit-Signal wird durch einen 1-Bit-Quantisierer Q erzeugt, der beispielsweise ein Komparator ist, der einen Schwellenwert von null hat. Der DSM besitzt drei Stufen, wobei jede einen ersten 1-Bit-Multiplizierer a1, a2, a3 hat, die mit dem Eingang 4 verbunden sind, einen zweiten 1-Bit-Multiplizierer c1, c2, c3, die mit dem Ausgang 5 verbunden sind, und Addierer 6₁, 6₂, 6₃ und einen Integrator 7₁, 7₂, 7₃.
Die 1-Bit-Multiplizierer multiplizieren das empfangene 1-Bit-Signal mit p Bit-Koeffizienten A1, A2, A3, C1, C2, C3, welche p Bit-Produkte erzeugen, welche durch die Addierer 6₁, 6₂, 6₃ addiert werden und wobei die Summen zu den Integratoren 7 geleitet werden. In den Zwischenstufen summieren die Addierer 6₂, 6₃, außerdem das Ausgangssignal des Integrators der vorhergehenden Stufe. Eine Endstufe umfasst einen weiteren 1-Bit-Multiplizierer A₄, der mit dem Eingang verbunden ist, der das Eingangssignal mit einem p Bit-Koeffizienten A₄ multipliziert, und einen Addierer 64, welcher das Produkt zum Ausgangssignal des Integrators 7₃ der vorhergehenden Stufe addiert. Die Summe wird zum Quantisierer 2 geleitet.
Innerhalb des DSM kann eine Arithmetik mit 2 Komplementen dazu verwendet werden, um die positiven und negativen p Bit-Zahlen darzustellen. Das Eingangssignal zum Quantisierer Q kann positiv sein, am Ausgang als + 1 (logische 1) quantisiert sein, oder am Ausgang als –1 (logisch 0) negativ quantisiert sein.
Wie durch Casey und Angus beobachtet "a one Bit processor ... will produce a one Bit output that contains an audio signal that ist obscured by noise to an unacceptable level and it is imperative the quantization noise ist suitably shaped" (ein 1-Bit-Prozessor ...wird ein Ausgangssignal von einem Bit erzeugen, das ein Audiosignal enthält, welches durch Rauschen auf einen nicht akzeptablen Wert verdeckt ist und es ist erforderlich, das Quantisierungsrauschen passend zu formen. Das Rauschen, welches das Audiosignal überdeckt, ist das Quantisierungsrauschen, welches durch den Quantisierer Q erzeugt wird.
Der Quantisierer Q kann als Addierer dargestellt werden, der einen ersten Eingang hat, der ein Audiosignal empfängt, und einen zweiten Eingang, der einen Zufallsbitstrom (Quantisierungsrauschen) empfängt, welcher im Wesentlichen mit dem Audiosignal keine Korrelation hat. Auf dieser Basis aufgebaut wird das Audiosignal, welches am Eingang 4 empfangen wird, nach vorne durch Multiplizierer a₁, a₂, a₃, a₄ zum Ausgang 5 und zurück durch die Multiplizierer c₁, c₂, c₃ vom Ausgang 5 geführt. Diese Koeffizienten A₁ bis A₄ im Vorwärtszuführungspfad definieren Nullen der Z-Transformationsübertragungsfunktion des Audiosignals, und Koeffizienten C₁ – C₃ im Zurückführungspfad definieren Pole der Übertragungsfunktion des Audiosignals.
Das Rauschsignal wird jedoch vom Quantisierer durch die Multiplizierer C₁ – C₃ zurückgeführt, so dass die Koeffizienten C₁ – C₃ Pole der Übertragungsfunktion des Rauschsignals definieren. Die Übertragungsfunktion des Rauschsignals ist nicht die gleiche wie die des Eingangssignals.
Die Koeffizienten A₁ bis A₄ und C₁ bis C₃ werden gewählt, um eine Kreisstabilität unter die anderen gewünschten Eigenschaften bereitzustellen. Die Koeffizienten C₁ – C₃ werden gewählt, um Rauschformung bereitzustellen, um somit Quantisierungsrauschen im Audioband zu minimieren, wie beispielsweise in 3 durch die durchgezogene Linie 31 gezeigt ist.
Die Koeffizienten A1 – A4 und C1 – C3 werden außerdem für eine gewünschte Audiosignal-Verarbeitungskennlinie gewählt.
Die Koeffizienten A1 – A4 und C1 – C3 können gewählt werden durch:

a) Herausfinden der Z-Transformation H(z) der gewünschten Filtercharakteristik, beispielsweise der Rauschformungsfunktion; und
b) Transformieren von H(z) zu Koeffizienten.

Dies kann durch die Verfahren, die in den Veröffentlichungen beschrieben sind "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter, Journal of Audio Engineering Society, Band 39, Nr. 7/8, 1991, Juli/August durch R.W. Adams et al" und in der Veröffentlichung durch Angus Casey, die oben erwähnt wurden, wobei die Kenntnis des Standes der Technik verwendet wird, durchgeführt werden. Eine Art zum Berechnen der Koeffizienten ist im beiliegenden Anhang A angegeben.
Hier ist vorgeschlagen, das ein Signalprozessor mehrere DSM umfassen kann, die in Serie oder kaskadenförmig geschaltet sind, um 1-Bit-signale zu verarbeiten. Ein derartiger Vorschlag ist nicht aus den oben erwähnten Veröffentlichungen bekannt.
Es ist daher wünschenswert, Signalfilterung zwischen DSMs bereitzustellen und außerdem einen 1-Bit-Signalstrom zwischen DSMs beizubehalten. Dieses Filtern kann beispielsweise dazu benötigt werden, einen unerwünschten Aufbau von Quantisierungsrauschen in nachfolgenden DSMs zu verhindern. Jedoch würden geeignete Digitalfilter zumindest Bits des Datenstroms summieren, was Multi-Bit-Zahlen zur Folge hat und/oder den Bitstrom mit einem oder mehreren p Bit-Koeffizienten multipliziert. Alle Koeffizienten-Multiplizierer eines DSM stromabwärts von einem derartigen Filter würde dann ein p Bit-Signal empfangen und würde p Bit-Multiplizierer notwendig machen, was nicht wirtschaftlich ist.
Gemäß einem Merkmal der vorliegenden Erfindung wird ein Signalprozessor für 1-Bit-Signale, welche Information darstellen, bereitgestellt der mehrere Delta-Sigma-Modulatoren (DSM) n-ter Ordnung aufweist, die in Reihe angeordnet sind, wobei n zumindest 3 ist, wobei jeder DSM hat:

einen Eingangsanschluss zum Empfangen eines 1-Bit-Eingangssignals,
einen Quantisierer zum Requantisieren eines p-Bit-Signals, wobei p größer als eins ist, zu einer 1-Bit-Form, wobei das requantisierte Signal das Ausgangssignal des DSM ist,
mehrere Signalkombinierer, welche umfassen:
einen ersten Kombinierer zum Bilden eines Integrals einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten und des Produkts des Ausgangssignals und eines Koeffizienten,
zumindest zwei Zwischenkombinierer jeweils zum Bilden eines Integrals einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten und des Produkts des Ausgangssignals und eines Koeffizienten und des Integrals der vorhergehenden Stufe, und
einen Endkombinierer zum Bilden einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten des Integrals der vorhergehenden Stufe, um das p Bit-Signal zu bilden, welches durch den Quantisierer requantisiert wird, um das 1-Bit-Ausgangssignal zu bilden,
wobei die Koeffizienten gewählt sind, Rauschformung mit einem vorher festgelegten Gewinn im Frequenzband der Information und einen Gewinn kleiner als der vorher festgelegte Gewinn außerhalb des Frequenzbands der Information bereitzustellen.

Gemäß einer Ausführungsform der Erfindung werden die Koeffizienten so gewählt, um eine Gesamtdämpfung des Eingangssignals und des Quantisierungsrauschens bereitzustellen, und um außerdem ein Tiefpassfilter bereitzustellen, welches einen Kompensationsgewinn gegenüber dem Eingangssignal liefert.
Durch Bereitstellen der Gesamtdämpfung und des Kompensationsgewinns gegenüber dem Eingangssignal wird zumindest einiges Rauschen außerhalb des Frequenzbands des Eingangssignals (außerhalb des Bandrauschens) reduziert. Man glaubt, dass das Aufbauen von Rauschen ob innerhalb des Bandes des Eingangssignals (Rauschen im Band) oder außerhalb des Bandrauschens zumindest die Stabilität eines DSM reduzieren kann.
Bestimmtes Rauschen, welches im Band und benachbart in der Frequenzzone im Band existiert, wird dem Kompensationsgewinn unterworfen, da die Tiefpass-Filtercharakteristik einen "Dämpfungsanstieg" haben wird. Jedoch wird das Gesamtrauschen reduziert.
Durch Bereitstellen der Gesamtdämpfung und der Kompensationsgewinns in einem DSM können 1-Bit-Signale empfangen werden, verarbeitet werden und zu einem nachfolgenden DSM in einer 1-Bit-Form geführt werden, wodurch die Notwendigkeit nach p Bit-Koeffizienten-Multiplizierern in den Signalkombinierern des nachfolgenden DSM vermieden wird.
Um die vorliegende Erfindung besser verstehen zu können, wird beispielhaft auf die 4 bis 7 der beiliegenden Zeichnungen bezuggenommen, von denen:
4 ein schematisches Blockdiagramm eines Delta-Sigma-Modulators gemäß der vorliegenden Erfindung ist;
5 Frequenzamplituden-Diagramme a, b und c aufweist, welche den Effekt des Delta-Sigma-Modulators von 5 bezüglich eines Eingangssignals zeigen;
6 ein Blockdiagramm eines Integrators des DSM von 4 ist;
7 ein schematisches Blockdiagramm einer Modifikation des DSM von 4 ist;
8 ein schematisches Blockdiagramm von mehreren DSMs von 4, 5 und 6, die in Reihe geschaltet sind, ist; und
9 ein Frequenzansprechungsdiagramm ist.
Der Delta-Sigma-Modulator (DSM) von 4 ist ein DSM fünfter Ordnung, der fünf Integratorabschnitte und einen Endabschnitt hat. Der DSM hat einen Eingangsanschluss 4, um ein 1-Bit-Signal zu empfangen, und einen Ausgangsanschluss 5, an welchem ein verarbeitetes 1-Bit-Signal erzeugt wird. Die Bits werden über den DSM durch bekannte Taktungseinrichtungen (nicht gezeigt) getaktet.
Das Ausgangssignal wird durch einen Quantisierer Q in der Endstufe erzeugt. Der Quantisierer Q empfängt ein p Bit-Signal, welches beispielsweise in einer Zwei-Komplement-Form sein kann, um positive und negative Zahlen zu zeigen. Der Quantisierer kann ein Komparator sein, der einen Schwellenwert von 0 hat. Der Quantisierer quantisiert positive Signale als + 1 (logische 1) und quantisiert negative Signale als –1 (logische 0).
Der erste Integratorabschnitt umfasst einen ersten 1-Bit-Multiplizierer a1, der mit dem Eingangsanschluss 4 verbunden ist, einen zweiten 1-Bit-Koeffizienten-Multiplizierer c1, der mit dem Ausgangsanschluss 5 verbunden ist, einen Addierer 61, der die Ausgangssignale der 1-Multiplizierer a1 und c1 summiert, und einen Integrator 71, der das Ausgangssignal des Addierers 61 integriert. Die 1-Bit-Koeffizienten-Multiplizierer multiplizieren die 1-Bit-Signale mit p-Bit-Koeffizienten A1 und C1.
Ein jeder der vier Zwischenintegratorabschnitte umfasst in gleicher Weise einen ersten 1-Bit-Koeffizienten-Multiplizierer a2, a3, a4, a5, die mit dem Eingangsanschluss 4 verbunden sind, einen zweiten 1-Bit-Koeffizienten-Multiplizierer c2, c3, c4, c5, die mit dem Ausgangsanschluss 5 verbunden sind, einen Addierer 62, 63, 64, 65 und einen Integrator 72, 73, 74, 75. Die Addierer 62, 63, 64, 65 empfangen zusätzlich zu den Ausgangssignalen der Koeffizienten-Multiplizierer das Ausgangssignal des Integrators der vorhergehenden Stufe.
Ein Beispiel eines Integrators 71, 72, 73, 74, 75 ist in 6 gezeigt. Der Integrator umfasst einen Addierer 610 in Reihe mit einem Verzögerungselement 611. Das Ausgangssignal des Verzögerungselements wird zum Addierer zurückgeführt, um das Integral des Ausgangssignals des Addierers zu akkumulieren, der die Ausgangssignale der Koeffizienten-Multiplizierer summiert. Der Addierer 610 von 6 kann durch den Addierer 61 – 65 ausgebildet sein, der die Ausgangssignale der Koeffizienten-Multiplizierer der Stufe summiert. Somit ist es nicht wesentlich, separate Addierer für die Koeffizienten-Multiplizierer und für den Integrator zu haben.
Für die Situation, welche in 4 gezeigt ist, wo die Koeffizienten a1 bis a5 und c1 bis c5 fest sind und ein separater Addierer im Integrator vorgesehen ist, können die Koeffizienten-Multiplizierer a und c und der Addierer 6, der die Ausgangssignale der Koeffizienten-Multiplizierer summiert, durch eine Nachschlagetabelle ersetzt werden. Für ein 1-Bit-Signal, welches mit einem Koeffizienten a1 und einem Koeffizienten c1 multipliziert wird, sind die Ausgangssignale +a1, –a1, +c1, –c1. Eine Nachschlagetabelle kann bequem alle möglichen Kombinationen von +a1 und –y1 mit +c1 und –c1 speichern; der Speicherplatz könnte durch die 1-Bit-Signale adressiert werden.
Wie oben erläutert können die Koeffizienten a1 bis a6 und c1 bis c5 durch Verfahren, die in den oben erläuterten Veröffentlichungen beschrieben wurden, ausgewählt werden.
Die Koeffizienten werden natürlich ausgewählt, um Kreisstabilität bereitzustellen. Die ausgewählten Koeffizienten liefern Rauschformung, wie schematisch durch die Filterungskennlinie in 5a gezeigt ist, wodurch das Rauschen im Bereich des Eingangssignals 52 (Bandrauschen) reduziert wird. 5a zeigt ein Prinzip der Rauschformung als Hintergrund der vorliegenden Erfindung. Gemäß einer Ausführungsform der vorliegenden Erfindung, wie in 4 und 5b gezeigt ist, liefern die gewählten Koeffizienten eine Rauschformung und sie liefern außerdem eine Gesamtdämpfung um beispielsweise 6dB des Ausgangssignals und des Rauschens, wie in 5b gezeigt ist, und um zusätzlich eine Tiefpassfiltercharakteristik bereitzustellen, wie diese in 5c gezeigt ist, kompensieren sie beispielsweise die Dämpfung des Eingangssignals (und auch irgendein Bandrauschen) um 6 dB, während die Dämpfung außerhalb des Bandrauschens gehalten wird.
Wie aus 5c deutlich wird, hat die Tiefpassfiltercharakteristik einen Dämpfungsanstieg, wodurch der Kompensationsgewinn bei zumindest von einigem Rauschen verbraucht wird. 5A bis 5C basieren auf dem Ausbildungsprinzip, bei dem das Tiefpassfilter zweiter Ordnung mit einem DSM dritter Ordnung kombiniert ist. Bei dem resultierenden DSM fünfter Ordnung sind die resultierenden Koeffizienten über dem DSM verteilt.
Die Stabilität eines DSM wird durch übermäßiges Rauschen entweder im Band oder außerhalb des Bands beeinträchtigt. Die Reduktion des Rauschens erlaubt, dass eine Vielzahl von DSMs kaskadenförmig in Reihe geschaltet werden können, wie in 8 beispielsweise gezeigt ist, wo drei DSMs 90, 91, 92 in Reihe vorgesehen sind.
Gemäß 7 und wie ausführlicher im UK-Patent EP 0 845 868 beschrieben kann ein DSM als Signalmischer aufgebaut sein, wobei zwei Eingänge 4a und 4b vorgesehen werden, wobei der Eingang 4a mit dem Addierer 61 bis 66 durch die Koeffizienten-Multiplizierer a1 und a6 verbunden ist und der Eingang 4b mit den gleichen Addierern durch weitere Koeffizienten-Multiplizierer b verbunden ist. 7 zeigt die Anordnung für eine Integratorstufe.
Gemäß 8 und wie weiter in der UK-Patent EP 0 845 868 erläutert können die DSMs 90, 91 und 92 Signalmischer und Addierer sein.
9 zeigt eine alternative Filtercharakteristik, bei welcher ein vorher festgelegter Gewinn, beispielsweise ein Gewinn mit einem Faktor 1 an das Audioband angelegt wird, und ein geringerer Gewinn, beispielsweise geringer als der Gewinn mit dem Faktor 1 außerhalb des Audiobands angewandt wird. Die Koeffizienten des DSM fünfter Ordnung von 4 werden gewählt, die Charakteristik von 9 durchzuführen.
Anhang
Berechnung von Rauschformungskoeffizienten
Dieser Anhang gibt eine Übersicht über die Prozedur zum Analysieren eines DSM fünfter Ordnung und zum Berechnen von Koeffizienten von gewünschten Filterungskoeffizienten.
Ein DSM fünfter Ordnung ist in A gezeigt, der Koeffizienten a bis f und A bis E, Addierer 6 und Integratoren 7 hat. Die Integratoren 7 liefern jeweils eine Verzögerungseinheit. Die Ausgänge der Integratoren sind von links nach rechts mit s bis w bezeichnet. Der Eingang zum DSM ist ein Signal x [n], wobei [n] eine Abtastung in einer getakteten Abtastsequenz bezeichnet. Der Eingang zum Quantisierer Q ist mit y[n] bezeichnet, der auch der Ausgang des DSM ist. Die Analyse basiert auf einem Betriebsmodell, bei dem angenommen wird, dass der Quantisierer Q einfach ein Addierer ist, der Zufallsrauschen zum Verarbeitungssignal addiert. Der Quantisierer wird daher bei dieser Analyse ignoriert.
Das Signal y [n] ist gleich fx [n] + w [n], d.h., das Ausgangssignal y [n] bei der Abtastung [n] ist das Eingangssignal x (n], welches mit dem Koeffizienten f zusätzlich zum Ausgangssignal w [n] des vorhergehenden Integrators 7 multipliziert wird.
Wenn man die gleichen Prinzipien auf jedes Ausgangssignal der Integratoren 7 anwendet, ergeben sich Gleichungen, welche als Gleichung 1 festgelegt sind: y[n] = fx[n]+w[n] w[n] = w[n–1]+ex[n–1]+Ey[n–1]+v[n–1] v[n] = v[n–1]+dx[n–1]+Dy[n–1]+u[n–1] u[n] = u[n–1]+cx[n–1]+Cy[n–1]+t[n–1] t[n] = t[n–1]+bz[n–1]+By[n–1]+s[n–1] s[n] = s[n–1]+ax[n–1]+Ay[n–1]
Diese Gleichungen werden in z-Transformationsgleichungen transformiert, wie dies durch den Stand der Technik bekannt ist, was die Gleichungen 2 zur Folge hat: Y(z) = fX(z)+W(z) W(z)(1–z–1) = z–1(eX(z)+FY(z)+Y(z)). V(z)(1–z–1) = z–1(dX(z)+DY(z)+U(z)) U(z)(1–z–1) = z–1(cX(z)+CY(z)+T(z)) T(z)(1–z–1) = z–1(bX(z)+BY(z)+S(z)) S(z)(1–z–1) = z–1(aX(z)+AY(z))
Die z-Transformationsgleichungen können gelöst werden, um Y(z) als Einzelfunktion von X(z) (Gleichung 3) herzuleiten:
Dies kann wieder dargestellt werden, wie auf der rechten Seite der folgenden Gleichung 4 gezeigt ist. Eine gewünschte Übertragungsfunktion von DSM kann in Reihenform
ausgedrückt werden, welche auf der linken Seite der folgenden Gleichung angegeben ist und welche mit der rechten Seite in Gleichung 4 eine Gleichung bildet:
Die Gleichung 4 kann dadurch gelöst werden, um die Koeffizienten f bis a von den Koeffizienten α₀ bis α₅ hergeleitet werden und die Koeffizienten E bis A von den Koeffizienten β₀ bis β₅ herzuleiten, wie folgt, wobei angemerkt wird, dass die Koeffizienten α_n und β_n in bekannter Weise gewählt werden, um eine gewünschte Übertragungsfunktion bereitzustellen.
f ist lediglich der z⁰-Ausdruck im Zähler. Daher gilt f = α₀.
Der Ausdruck α₀(1–z^–1)⁵ wird dann vom linken Zähler subtrahiert, was zur Folge hat α₀ + α₁z^–1... + ... α₅z^–5 – α₀ (1–z^–1)⁵, was neu berechnet wird.
Ähnlich wird f (1–z^–1)⁵ von dem rechten Zähler subtrahiert. Dann ist e lediglich der z^–1-Ausdruck und kann mit dem entsprechenden α₁ in neu berechneten linken Zähler berechnet werden.
Der Prozess wird für alle Ausdrücke im Zähler wiederholt. Der Prozess wird für alle Ausdrücke im Nenner wiederholt.

Claims

Signalprozessor für 1-Bit-Signale, welche Information darstellen, der mehrere Delta-Sigma-Modulatoren (DSM) (90, 91, 92) n-ter Ordnung aufweist, die in Reihe angeordnet sind, wobei n zumindest 3 ist, wobei jeder DSM hat: einen Eingangsanschluss (4) zum Empfangen eines 1-Bit-Eingangssignals, einen Quantisierer (Q) zum Requantisieren eines p-Bit-Signals, wobei p größer als eins ist, zu einer 1-Bit-Form, wobei das requantisierte Signal das Ausgangssignal des DSM ist, mehrere Signalkombinierer, welche umfassen: einen ersten Kombinierer (a1, c1, 61, 71) zum Bilden eines Integrals einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten (A1) und des Produkts des Ausgangssignals und eines Koeffizienten (C1), zumindest zwei Zwischenkombinierer (a2–a5, c2–c5, 62–65, 72–75) jeweils zum Bilden eines Integrals einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten (A2–A5) und des Produkts des Ausgangssignals und eines Koeffizienten (C2–CS) und des Integrals der vorhergehenden Stufe, und einen Endkombinierer (a6, 66) zum Bilden einer additiven Kombination des Produkts des Eingangssignals und eines Koeffizienten (A6) des Integrals der vorhergehenden Stufe, um das p Bit-Signal zu bilden, welches durch den Quantisierer (Q) requantisiert wird, um das 1-Bit-Ausgangssignal zu bilden, wobei die Koeffizienten (A1–A6, C1–C5) gewählt sind, Rauschformung mit einem vorher festgelegten Gewinn im Frequenzband der Information und einen Gewinn kleiner als der vorher festgelegte Gewinn außerhalb des Frequenzbands der Information bereitzustellen.
Prozessor nach Anspruch 1, wobei der vorher festgelegte Gewinn eine Verstärkung von 1 ist.
Prozessor nach Anspruch 1, wobei die Koeffizienten (A1–A6, C1–C5) gewählt sind, um eine Gesamtdämpfung des Eingangssignals und des Quantisierungsrauschens innerhalb und außerhalb des Frequenzbands der Information bereitzustellen und um außerdem ein Tiefpassfilter bereitzustellen, welches einen Kompensationsgewinn innerhalb des Frequenzbands der Information bereitstellt.
Prozessor nach Anspruch 3, wobei die Gesamtdämpfung 6 dB beträgt und der Kompensationsgewinn 6 dB beträgt.
Prozessor nach Anspruch 1, 2, 3 oder 4, wobei, wenn n = 5, es vier Zwischen-Kombinierer gibt.
Prozessor nach Anspruch 1, 2, 3, 4 oder 5, wobei der DSM ein weiteren Eingang (4B) hat, um ein weiteres 1-Bit-Signal zu empfangen und jeder Kombinierer zusätzlich das Produkt des weiteren 1-Bit-Signals mit einem weiteren Koeffizienten (BN) mit der oben genannten additiven Kombination kombiniert.
Audiosignalprozessor, der einen Signalprozessor nach einem der vorhergehenden Ansprüche aufweist.