KR19980042810A - 신호 처리기 - Google Patents

Abstract

1 비트 신호용의 신호 처리기는 1 비트 신호를 수신하기 위한 입력(4)과 처리된 1 비트 신호가 양자화기(Q)에 의해 생성되는 출력(5)을 가지고 있는 5차 델타 시그마 변조기(DSM)를 구비하고 있다. 상기 양자화기(Q)는 일련의 5개의 신호 적분 회로단으로부터 p 비트 신호를 수신한다. 각각의 회로단은 상기 입력(4)측에 접속되어 있는 제1의 1비트 승산기(An), 상기 출력(5)측에 접속되어 있는 제2의 1 비트 승산기(Cn), 계수 승산기들의 출력을 합하는 가산기(6n), 및 가산기(6n+1)의 출력을 적분하는 적분기(7n)를 구비하고 있다. 최종 회로단은 계수 승산기(An+1)와 가산기(6n+1)를 구비하고 있다. 상기 가산기(6n+1)는 상기 계수 승산기(An+1)의 출력과 선행하는 적분 회로단의 적분기의 출력을 합한다. 계수(An,Cn)는 상기 입력 신호의 전체적인 감쇠 및 상기 양자화기에 의해 생긴 양자화 잡음의 전체적인 감쇠를 제공하기 위해, 그리고 또한 상기 입력 신호의 보상 이득을 제공하는 저역 통과 필터를 제공하기 위해 선택된다. 이 방식으로, 상기 입력 신호의 대역 밖의 양자화 잡음이 감소된다. 양자화 잡음의 감소는 상기 회로의 안정성을 개선하고, 그리고 또한 안정성과 상충될 수 있는 과도한 잡음의 형성을 방지함으로써 여러 DSM들이 직렬로 접속될 수 있도록 해 준다.

Description

신호 처리기

본 발명은 필터부를 가지고 있는 n 차 델타 시그마(Delta-Sigma) 변조기(단, n은 적어도 3임)를 구비하고 있는 1 비트 신호 처리기에 관한 것이다. 본 발명의 바람직한 실시예는 오디오 신호 처리에 관한 것이지만, 본 발명은 오디오 신호 처리기에 한정되지 않는다.

이제, 첨부된 도 1, 도 2 및 도 3을 참조하여 본 발명의 배경에 대해 예들 들어 설명하며, 이때 도 1은 기존의 델타 시그마 ADC의 블록도이고, 도 2는 n차 필터부로서 구성되어 있는, 이전에 제안된 델타 시그마 변조기의 블록도이며, 도 3은 잡음 정형 특성을 보인 도면이다.

최소한의 나이퀴스트 속도(Nyquist rate)로 아날로그 신호를 샘플링하고 m 비트 수에 의해 샘플들의 진폭을 부호화함으로써 아날로그 신호를 디지탈 형태로 변환하는 기술은 공지되어 있다. 따라서, m = 8이면, 상기 샘플은 8비트의 정밀도로 양자화된다고 말한다. 일반적으로, m은 1 이상의 비트 수일 수 있다.

1 비트만으로 양자화하기 위해, 시그마 델타 ADC 또는 델타 시그마 ADC로 알려진 아날로그/디지탈 컨버터(ADC)를 제공하는 기술이 공지되어 있다. 본 명세서에서는 용어 델타 시그마를 사용한다. 이러한 ADC에 대해서는, 예컨대 크레이그 마빈(Craig Marven)과 길리언 에워즈(Gillian Ewers) 공저의 문헌 간단한 디지탈 신호 처리 방법(ISBN 0-904.047-00-8, 텍사스 인스트루먼트, 1993)에 설명되어 있다.

상기 ADC의 일예인 도 1을 참조하면, 아날로그 입력 신호와 1 비트 출력 신호의 적분(시그마)의 차(델타)가 1 비트 양자화기(3)에 공급된다. 상기 출력 신호는 논리값 0 과 1로 이루어진 비트를 포함하고 있지만, 이 두 논리값은 각각 실제값 -1과 +1을 나타낸다. 적분기(3)는 1 비트 출력을 누적하며, 이에 따라 상기 적분기내에 저장된 값은 상기 아날로그 신호의 값을 따르는 경향이 있다. 상기 양자화기(3)는 각각의 비트가 생성될 때 상기 누적된 값을 1씩 증가(+1) 또는 감소(-1)시킨다. 상기 ADC는 출력 비트스트림의 생성을 가능하게 하기 위해 매우 높은 샘플링 속도를 필요로 하며, 이때, 상기 비트스트림의 누적된 값은 상기 아날로그 신호를 따른다.

이하의 설명에서 그리고 특허 청구의 범위에서 사용된 용어 1 비트 신호는, 예컨대 1 디지탈 비트의 정밀도로 양자화된 신호가 델타 시그마 ADC에 의해 생성됨을 의미한다.

1 비트 신호를 직접 처리하기 위한 n차 필터부로서 구성된 하나의 델타 시그마 변조기(DSM)가 제95차 AES 회의(1993년 10월 7∼10일, 미국, 뉴욕)에서 제시된 논문, 1 비트 디지탈 오디오 신호 처리(신호 처리: 잉글랜드, 뉴욕 YO1 5DD, 헤스링톤, 뉴욕 대학교)에 엔.엠. 캐세이(N.M. Casey)와 제임스 에이.에스. 앵거스(James A.S. Angus)에 의해 제안되었다. 도 2에는 그러한 DSM 필터부의 3차(n=3) 버전이 도시되어 있다.

도 2를 참조하면, 상기 DSM은 1 비트 신호용의 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 가지고 있다. 상기 1 비트 신호의 비트들은 도시되지 않은 기존의 클럭 공급 배열에 의해 상기 DSM을 통해 공급된다. 상기 출력 1 비트 신호는 예컨대, 제로의 문턱 전압을 가지고 있는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. 상기 DSM은 상기 입력(4)에 접속되어 있는 제1의 1 비트 승산기(a₁,a₂,a₃)와, 상기 출력(5)에 접속되어 있는 제2의 1 비트 승산기(c₁,c₂,c₃)와, 가산기(6₁,6₂,6₃)와, 적분기(7₁,7₂,7₃)를 가지고 있다.

상기 1 비트 승산기들은 수신된 1 비트 신호와 p 비트 계수(A₁,A₂,A₃,C₁,C₂,C₃)를 곱하며, 이에 따라 p 비트 피승수가 생성되어 가산기(6₁,6₂,6₃)에 의해 가산되고, 그 합이 적분기(7)에 전달된다. 중간 단계에서, 또한, 상기 가산기(6₂,6₃)는 이전 회로단의 적분기의 출력을 합산한다. 최종 회로단은 상기 입력에 접속되어 입력 신호와 p 비트 계수(A₄)를 곱하는 다른 1 비트 승산기(A₄)와, 이전 회로단의 적분기(7₃)의 출력에 상기 피승수를 가산하는 가산기(6₄)를 구비하고 있다. 그 합은 상기 양자화기(Q)에 전달된다.

이 DSM내에서, 2의 보수의 연산은 p 비트 양수와 p 비트 음수를 나타내는데 사용된다. 상기 양자화기(Q)에의 입력은 +1(논리 1)로서 출력측에서 양자화되는 양수이거나 -1(논리 0)로서 출력측에서 양자화되는 음수일 수 있다.

캐세이와 앵거스에 의해 제시된 바와 같이, 1 비트 처리기.. 는 받아들일 수 없는 레벨까지 잡음에 의해 불명료해 진 오디오 신호를 포함하고 있는 1 비트 출력을 생성하게 되므로, 양자화 잡음은 적절히 정형되어야 한다. 상기 오디오 신호를 불명료하게 하는 잡음이 상기 양자화기(Q)에 의해 생성된 양자화 잡음이다.

상기 양자화기(Q)는 오디오 신호를 수신하는 제1입력과, 이 오디오 신호와는 실질적으로 상호 관련이 없는 불규칙한 비트스트림(양자화 잡음)을 수신하는 제2입력을 가지고 있는 가산기로서 모델링될 수도 있다. 이를 기초로 모델링하면, 상기 입력(4)에서 수신된 상기 오디오 신호는 승산기(a₁,a₂,a₃,a₄)에 의해 출력(5)측으로 피드 포워드되고, 승산기(c₁,c₂,c₃)에 의해 출력(5)측으로부터 피드 백된다. 이와 같이, 피드 포워드 경로의 계수(A1∼A4)는 상기 오디오 신호의 Z 변환 전달 함수의 제로를 정의하고 피드 백 경로의 계수(C1∼C3)는 상기 오디오 신호의 전달 함수의 폴을 정의한다.

하지만, 상기 잡음 신호는 계수(C1∼C3)가 상기 잡음 신호의 전달 함수의 폴을 정의할 수 있도록 상기 승산기(c₁,c₂,c₃)에 의해 상기 양자화기로부터 피드백된다. 상기 잡음 신호의 전달 함수는 상기 입력 신호의 전달 함수와 동일하지 않다.

상기 계수(C1∼C3)는 실선(31)에 의해 예컨대 도 3에 도시된 바와 같이, 오디오 대역의 양자화 잡음을 최소화하기 위해 잡음 정형을 제공할 수 있도록 선택된다.

상기 계수(A1∼A4,C1∼C3)는 또한 원하는 오디오 신호 처리 특성을 위해 선택된다.

상기 계수(A1∼A4,C1∼C3)는 a) 원하는 필터 특성의 Z 변환(H(z)), 예컨대 잡음 정형 함수를 구하고; b) H(z)를 계수로 변환함으로써 선택될 수 있다.

이 선택은, 당업자의 지식을 이용하여, 5차 시그마 델타 A/D 컨버터의 이론 및 실제 구현(알.더블유. 아담스 등의 공저, 오디오 엔지니어링 협회의 저널, Volumn 39, no.7/8, 1991년 7월/8월)에 설명되어 있는 방법과, 앵거스와 캐세이 공저의 상기 논문에 설명되어 있는 방법에 의해 행해질 수 있다. 상기 계수를 계산하는 한가지 방법이 부록에 요약되어 있다.

도 1은 기존의 델타 시그마 변조기의 블록도.

도 2는 3차 필터부로서 구성되어 있는, 이전에 제안된 델타 시그마 변조기의 블록도.

도 3은 잡음 정형 특성을 보인 도면.

도 4는 본 발명에 따른 델타 시그마 변조기의 개략적인 블록도.

도 5a, 도 5b, 도 5c는 입력 신호에 대한 도 4의 델타 시그마 변조기의 효과를 나타낸 주파수 진폭도.

도 6은 도 4의 DSM의 적분기의 블록도.

도 7은 도 4의 DSM의 수정예의 개략적인 블록도.

도 8은 도 4, 도 5, 및 도 6의 직렬 접속된 복수의 DSM의 개략적인 블록도.

도 9는 주파수 응답도.

도 10은 5차 DSM의 블록도.

* 도면의 주요 부분에 대한 부호의 설명*

4 : 입력 5 : 출력

a1∼a6, c1∼c5 : 1 비트 승산기 61∼66 : 가산기

71∼75 : 적분기

본 명세서에는 1 비트 신호를 처리하기 위해 직렬 접속 또는 종속 접속된 복수의 DSM을 구비하고 있는 신호 처리기가 제안되어 있다. 이러한 제안은 위에서 언급한 논문에 공지되어 있지 않다.

DSM들간에 신호 필터링을 제공하고 그리고 또한 DSM들의 사이에서 1 비트 신호 스트림을 유지하는 것이 바람직하다. 이러한 필터링은 예컨대 연속적인 DSM에서 양자화 잡음의 원하지 않는 형성을 방지하는데 필요할 수도 있다. 하지만, 적합한 디지탈 필터는 다수 비트 수를 생성하기 위해 상기 스트림의 비트들을 적어도 합산하고, 상기 비트스트림에 하나 이상의 p 비트 계수를 곱하게 된다. 이때, 이러한 필터의 DSM 다운스트림의 모든 계수 승산기가 p 비트 신호를 수신하며, 그리고 p 비트 승산기일 것을 필요로 하며, 따라서 비경제적이다.

본 발명의 일측면에 따라, 1 비트 신호용의 신호 처리기가 제공되며, 이 신호 처리기는 n 차 델타 시그마 변조기(DSM)(단, n은 적어도 3임)를 구비하고 있으며, 상기 DSM은 1 비트 신호를 수신하기 위한 입력과; p 비트 신호를 1 비트 형태로 다시 양자화하는 양자화기로서, 다시 양자화된 신호가 상기 신호 처리기의 출력 신호인 양자화기와; 입력 신호와 계수의 곱과 출력 신호와 계수의 곱의 추가적인 조합의 적분을 형성하는 제1조합기, 상기 입력 신호와 계수의 곱과 상기 출력 신호와 계수의 곱의 추가적인 조합의 적분, 및 선행하는 회로단의 적분의 추가적인 조합의 적분을 각각 형성하는 적어도 2개의 중간 조합기, 및 1 비트 출력 신호를 형성하기 위해 상기 양자화기에 의해 다시 양자화된 상기 p 비트 신호가 형성되도록 상기 입력 신호와 계수의 곱의 추가적인 조합과 선행하는 회로단의 적분의 추가적인 조합을 형성하는 최종 조합기로서, 상기 계수들은 상기 입력 신호와 양자화 잡음의 전체적인 감쇠를 제공하고 그리고 또한 상기 입력 신호에 보상 이득을 제공하기 위해 선택되는 최종 조합기를 포함하고 있는 복수의 신호 조합기를 가지고 있다.

상기 입력 신호에 전체적인 감쇠와 보상 이득을 제공함으로써, 상기 입력 신호의 주파수 대역외의 적어도 일부 잡음(대역외 잡음)이 감소된다. 상기 입력 신호의 대역내 잡음이든지 대역외 잡음이든지간에 잡음의 형성은 적어도 DSM의 안정성을 감소시킬 수 있다고 알려져 있다.

대역내에 존재하는 그리고 대역내 주파수 영역에 인접하여 존재하는 일부 잡음에 대해 이득이 보상되는데, 이는 저역 통과 필터 특성이 롤 오프(roll-off)를 가지게 되기 때문이다. 하지만, 전체적인 잡음은 감소된다.

DSM에서 전체적인 감쇠와 보상 이득을 제공함으로써, 1 비트 신호가 수신 및 처리되어, 1 비트 형태로 후속되는 DSM에 공급될 수도 있으며, 이에 따라 상기 후속되는 DSM의 신호 조합기에는 p 비트 계수 승산기가 필요없게 된다.

본 발명의 보다 양호한 이해를 위해, 이제, 첨부 도면의 도 4 내지 도 7을 예로서 참조한다.

도 4의 델타 시그마 변조기(DSM)는 5개의 적분기부와 최종 회로단을 가지고 있는 5차 DSM이다. 이 DSM은 1 비트 신호를 수신하기 위한 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 가지고 있다. 상기 비트는 기존의 클럭 공급 장치(도시되지 않음)에 의해 상기 DSM을 통해 공급된다.

상기 출력 신호는 상기 최종 회로단의 양자화기(Q)에 의해 생성된다. 양자화기(Q)는 양수와 음수를 나타내기 위해 예컨대 2의 보수 형태일 수도 있는 p 비트 신호를 수신한다. 상기 양자화기는 제로의 문턱치를 가지고 있는 비교기일 수도 있다. 상기 양자화기는 +1(논리 1)인 포지티브 신호를 양자화하고 -1(논리 0)인 네가티브 신호를 양자화한다.

상기 제1적분기부는 상기 입력(4)에 접속되어 있는 제1의 1비트 승산기(a1)와, 출력(5)에 접속되어 있는 제2의 1 비트 계수 승산기(c1)와, 상기 1 비트 승산기(a1,c1)의 출력들을 합산하는 가산기(61)와, 이 가산기(61)의 출력을 적분하는 적분기(71)를 구비하고 있다. 상기 1비트 계수 승산기는 상기 1 비트 신호와 p 비트 계수(A1,C1)를 곱한다.

마찬가지로 4개의 중간 적분기부중 각각의 중간 적분기부는 상기 입력(4)에 접속되어 있는 제1의 1비트 계수 승산기(a2,a3,a4,a5)와, 상기 출력(5)측에 접속되어 있는 제2의 1 비트 계수 승산기(c2,c3,c4,c5)와, 가산기(62,63,64,65)와, 적분기(72,73,74,75)를 구비하고 있다. 상기 가산기(62,63,64,65)는 상기 계수 승산기의 출력 이외에 선행하는 회로단의 적분기의 출력을 수신한다.

적분기(71,72,73,74,75)의 예가 도 6에 도시되어 있다. 적분기는 지연 소자(61)와 직렬 접속되어 있는 가산기(60)를 구비하고 있다. 상기 지연 소자의 출력은 상기 계수 승산기의 출력들을 합산하는 상기 가산기의 출력의 적분을 누적하기 위해 상기 가산기측으로 피드백된다. 도 6의 가산기(610)는 상기 회로단의 계수 승산기의 출력을 합산하는 가산기(61∼65)에 의해 구현될 수도 있다. 이와 같이, 계수 승산기용으로 그리고 적분기용으로 별개의 가산기를 가지는 것은 필수적인 것이 아니다.

상기 계수(a1∼a5,c1∼c5)들이 고정되어 있고 별개의 가산기가 적분기에 제공되어 있는 도 4에 도시된 상황을 위해, 상기 계수 승산기(a∼c)와 이들 계수 승산기의 출력을 합산하는 가산기(6)는 룩업 테이블에 의해 대체될 수도 있다. 계수(a1)와 계수(c1)가 곱해진 1 비트 신호에 대해, 상기 출력은 +a1, -a1, +c1, -c1이다. 룩업 테이블은 +a1,-a1과 +c1,-c1의 가능한 모든 조합을 적절히 저장할 수 있으며, 상기 기억 장치는 상기 1 비트 신호에 의해 주소 지정되게 된다.

위에서 설명한 바와 같이, 상기 계수(a1∼a6,c1∼c5)는 위에서 언급한 논문에 설명되어 있는 방법에 의해 선택될 수도 있다.

물론, 상기 계수들은 회로 안정을 제공하기 위해 선택된다. 도 5a를 참조하면 상기 계수들은 또한 도 5a에 실선(51)으로 지시된 잡음 형상을 제공하기 위해 선택되며, 이에 따라 입력 신호(52)의 영역의 잡음(대역내 잡음)이 감소된다.

도 4 및 도 5c에 도시되어 있는 본 발명의 실시예에 따라, 상기 계수는 또한 도 5b에 도시되어 있는 바와 같이 입력 신호와 잡음의 예컨대 6dB 만큼의 전체적인 감쇠를 제공하기 위해 그리고 도 5c에서 점선(53)에 의해 지시된 저역 통과 필터 특성을 또한 제공하기 위해 선택되며, 이에 따라 상기 입력 신호(그리고 또한 어떤 대역내 잡음)의 감쇠가 예컨대 6dB만큼 보상되고 대역외 잡음의 감쇠는 유지된다.

도 5c에 도시되어 있는 바와 같이, 저역 통과 필터 특성(53)은 롤 오프를 가지고 있고, 이에 따라 보상 이득이 적어도 일부분의 잡음에 제공된다. 도 5a 내지 도 5c는 2차 저역 통과 필터가 3차 DSM과 조합되는 설계 원리에 기초하고 있다. 5 차 DSM에서, 결과적으로 얻어진 계수가 상기 DSM에 분포되어 있다.

DSM의 안정성은 대역내에서나 대역외에서나 과도한 잡음에 의해 상충된다. 잡음이 감소되면, 복수의 DSM이 예컨대 도 8에 도시된 바와 같이 직렬로 종속 접속될 수 있으며, 이때 도 8에는 3개의 DSM(70,71,72)이 직렬로 제공되어 있다.

도 7을 참조하면, 그리고 함께 출원된 영국 출원 제9624671.5호(대리인 관리 번호 I-96-24)(함께 출원된 유럽 특허 출원 제 호)에 보다 충분하게 설명되어 있는 바와 같이, DSM은 2개의 입력(4a,4b)을 제공함으로써 신호 혼합기로서 구성될 수도 있으며, 이때 상기 입력(4a)은 계수 승산기(a1∼a6)에 의해 가산기(61∼66)에 접속되어 있고, 입력(4b)은 다른 계수 승산기(b)에 의해 동일 가산기에 접속되어 있다. 도 7에는 단지 하나의 적분기 회로단의 구성이 도시되어 있다.

도 8을 참조하면, 그리고 함께 출원된 영국 출원 제9624671.5호(대리인 관리 번호 I-96-24 P/1509.GB)에 또한 설명되어 있는 바와 같이, 상기 DSM(70,71,72)은 신호 혼합기와 가산기일 수도 있다.

도 9에는 소정의 이득, 예컨대 단위 이득이 오디오 대역에 제공되고, 보다 적은 이득, 예컨대 단위 이득 보다 적은 이득이 상기 오디오 대역 밖의 대역에 제공되는 다른 필터 특성이 도시되어 있다. 도 4의 5 차 DSM의 계수는 도 9의 특성을 구현하기 위해 선택된다.

부 록

이 부록은 5차 DSM을 분석하여 원하는 필터 특성 계수를 산출하기 위한 절차를 요약한 것이다.

계수(a∼f,A∼E)와, 복수의 가산기(6)와, 복수의 적분기(7)를 가지고 있는 5차 DSM이 도 8에 도시되어 있다. 적분기(7)는 단위 지연을 각각 제공한다. 상기 적분기의 출력은 좌측에서 우측으로 s∼w로 표기되어 있다. 상기 DSM에의 입력은 신호 x[n]이며, 단 [n]은 샘플들의 공급 순서로 샘플을 표기한 것이다. 양자화기(Q)에의 입력은 y[n]으로 표기되어 있고, 이 입력은 또한 상기 DSM의 출력 신호이다. 상기 분석은 상기 양자화기(Q)가 단순히, 처리된 신호에 불규칙적인 잡음을 더하는 가산기라는 가정 하에 이루어진 동작의 모델을 기초로 하고 있다. 그러므로, 상기 양자화기는 이 분석에서 무시된다.

상기 신호 y[n] = fx[n] + w[n], 즉 샘플 [n]에서의 출력 신호 y[n]는 계수(f)와 선행하는 적분기(7)의 출력w[n]의 합이 곱해진 입력 신호 x[n]이다.

적분기(7)의 각각의 출력 신호에 동일한 원리를 적용하면, 일련의 수학식 1이 얻어진다.

y[n] = fx[n] + w[n]

w[n] = w[n-1] + ex[n-1] + Ey[n-1] + v[n-1]

v[n] = v[n-1] + dx[n-1] + Dy[n-1] + u[n-1]

u[n] = u[n-1] + cx[n-1] + Cy[n-1] + t[n-1]

t[n] = t[n-1] + bx[n-1] + By[n-1] + s[n-1]

s[n] = s[n-1] + ax[n-1] + Ay[n-1]

이들 수학식은 기술 분야에서 잘 알려진 바와 같이 z 변환식으로 변환되며, 이에 따라 다음과 같은 일련의 수학식 2가 얻어진다.

Y(z) = fX(z) + W(z)

W(z)(1-z^-1) = z^-1(eX(z) + EY(z) + V(z))

V(z)(1-z^-1) = z^-1(dX(z) + DY(z) + U(z))

U(z)(1-z^-1) = z^-1(cX(z) + CY(z) + T(z))

T(z)(1-z^-1) = z^-1(bX(z) + BY(z) + S(z))

S(z)(1-z^-1) = z^-1(aX(z) + AY(z))

X(z)의 단일 함수인 Y(z)(수학식 3)를 구하기 위해 상기 z 변환식을 풀 수 있다.

이 수학식 3은 다음의 수학식, 즉 수학식 4의 우변에 나타낸 바와 같이 다시 표현될 수도 있다. 상기 DSM의 원하는 전달 함수는 수학식 4의 좌변에 주어진

의 형태로 표현될 수 있고 수학식 4의 우변과 동일하다.

원하는 전달 함수를 제공하기 위해 계수(α_n,β_n)가 기존의 방법으로 선택된다면, 계수(α₀∼α₅)로부터 계수(f∼a)를 구하고 계수(β₀∼β₅)로부터 계수(E∼A)를 구하기 위해 다음과 같이 수학식 4를 풀 수 있다.

f는 분자에서 유일한 Z⁰항이다. 그러므로, f = α₀이다.

다음에, 항 α₀(1-z^-1)⁵이 우변의 분자로부터 감산되며, 이에 따라 다시 산출된 α₀+ α₁Z^-1... +... α₅Z^-5- α₀(1-Z^-1)⁵가 얻어진다.

이와 유사하게, f(1-z^-1)⁵가 우변의 분자로부터 감산된다. 이때, e는 유일한 z^-1항이며, 다시 산출된 좌변의 분자의 대응 α₁과 동일해 질 수 있다.

이 과정은 분자의 모든 항에 대해 반복된다.

이 과정은 분모의 모든 항에 대해 반복된다.

Claims (8)

1. n 차 델타 시그마 변조기(DSM)(단, n은 적어도 3임)를 구비하고 있는 1 비트 신호용의 신호 처리기에 있어서,

   상기 DSM이 1 비트 신호를 수신하기 위한 입력과;

   p 비트 신호를 1 비트 형태로 다시 양자화하는 양자화기로서, 다시 양자화된 신호가 상기 신호 처리기의 출력 신호인 양자화기와;

   입력 신호와 계수의 곱과 출력 신호와 계수의 곱의 추가적인 조합의 적분을 형성하는 제1조합기, 상기 입력 신호와 계수의 곱과 상기 출력 신호와 계수의 곱의 추가적인 조합의 적분, 및 선행하는 회로단의 적분의 추가적인 조합의 적분을 각각 형성하는 적어도 2개의 중간 조합기, 및 1 비트 출력 신호를 형성하기 위해 상기 양자화기에 의해 다시 양자화된 상기 p 비트 신호가 형성되도록 상기 입력 신호와 계수의 곱의 추가적인 조합과 선행하는 회로단의 적분의 추가적인 조합을 형성하는 최종 조합기로서, 상기 계수들은 오디오 대역내에서 소정의 이득을 제공하고 오디오 대역 밖에서 상기 소정의 이득보다 작은 이득을 제공하기 위해 선택되는 최종 조합기를 포함하고 있는 복수의 신호 조합기를 구비하고 있는 것을 특징으로 하는 신호 처리기.
2. 제1항에 있어서, 상기 소정의 이득은 1 인 것을 특징으로 하는 신호 처리기.
3. 제1항에 있어서, 상기 계수는 상기 입력 신호와 양자화 잡음의 전체적인 감쇠를 제공하기 위해 그리고 또한 상기 입력 신호에 보상 이득을 제공하는 저역 통과 필터를 제공하기 위해 선택되는 것을 특징으로 하는 신호 처리기.
4. 제3항에 있어서, 상기 전체적인 감쇠는 6dB이고 상기 보상 이득은 6dB인 것을 특징으로 하는 신호 처리기.
5. 제1항 내지 제4항중 어느 한 항에 있어서, n = 5이고, 4개의 중간 조합기가 존재하는 것을 특징으로 하는 신호 처리기.
6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 DSM은 다른 1 비트 신호를 수신하기 위한 다른 입력을 가지고 있고, 각각의 조합기는 상기 다른 1 비트 신호와 상기 추가적인 조합을 가지고 있는 다른 계수와의 곱을 추가적으로 조합하는 것을 특징으로 하는 신호 처리기.
7. 제1항 내지 제6항중 어느 한 항에 있어서, 직렬로 배열되어 있는 복수의 상기 DSM을 구비하고 있는 것을 특징으로 하는 신호 처리기.
8. 제1항 내지 제7항중 어느 한 항에 따른 신호 처리기를 구비하고 있는 것을 특징으로 하는 오디오 신호 처리기.